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En el circuito secuencial de la figura se ha utilizado una técnica de diseño para testabilidad para
facilitar su posterior verificación. Se desea aplicar el vector de test: A=0, B=1 (B´=0) y C=1 al
bloque combinacional mediante un ATE. Indicar en la tabla adjunta la secuencia de test
necesaria para aplicar el vector de test anterior y obtener externamente la respuesta del circuito,
suponiendo que cada test se aplica síncronamente con la señal de reloj CLOCK.
O
A
B
C
A
B
TEST
SCAN-IN
RESET
1
2
FFD 1
Q
o
test
3
SCAN-IN
TEST
4
5
Q
CLK
Reset
CLOCK
RESET
6
7
8
SCAN-OUT
FFD 1
Q
o
test
Q
CLK
Reset
9
10
11
12
Relacionado con este circuito, contestar a las siguientes cuestiones:
1.-¿Qué significa las siglas ATE?
2.-¿Qué técnica para testabilidad se está utilizando?
3.-¿Con esta técnica es posible aplicar vectores de test para detectar fallos stuck-open
en CMOS? ¿Por qué?
3º I.T. de TELECOMUNICACION (SISTEMAS ELECTRONICOS)
Junio-1995. pag-3-
Utilizando la tecnología de ES2, realizar el diagrama de stick de un circuito CMOS que
implemente con un número mínimo de dispositivos la siguiente descripción verilog:
module ckt ( A,B,C,Y);
input A,B,C;
output Y;
reg Y;
Especificar el código de colores utilizado:
difusión-N
difusión-P
N-Well
always
if ( C == 1'b1) then
#1 Y= B;
else
#1 Y=A;
endmodule
polisilicio
metal 1
metal 2
contacto
via
Diagrama a nivel de transistor
2µm
24
2µm
22
20
18
16
14
12
10
8
6
4
2
0
2
4
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3º I.T. de TELECOMUNICACION (SISTEMAS ELECTRONICOS)
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Junio-1995. pag-2-
INGENIERIA TECNICA DE TELECOMUNICACION
(SISTEMAS ELECTRONICOS)
EXAMEN JUNIO 1995
Contestar muy brevemente a las siguientes apartados:
1.- Explicar las diferencias entre un simulador lógico y un simulador
switch-level.
2.- ¿Es posible utilizar un simulador switch-level en una puerta TTL?¿Por
qué?
3.- ¿Utilizarías un generador automático de layout (tal como el LAS) para
hacer un circuito muy repetitivo tal como una memoria, FIFO,..? ¿Por
qué?
4.- Explicar los términos “pad-limited” y “core-limited”.
5.- Entre qué niveles de tensión (VOH, VOL) opera una puerta típica biCMOS.
3º I.T. de TELECOMUNICACION (SISTEMAS ELECTRONICOS)
Junio-1995. pag-1-