Download técnicas y dispositivos digitales ii - Panel de Estado

FACULTAD DE INGENIERÍA - DEPARTAMENTO DE ELECTRÓNICA
ÁREA DIGITALES - PLAN 2003
TÉCNICAS Y DISPOSITIVOS DIGITALES II
TP Nº 1: FAMILIAS DE CIRCUITOS LÓGICOS
1)
Dos circuitos lógicos diferentes A y B pertenecen a subfamilias experimentales TTL
que han sido ensayadas en laboratorio. Se obtuvieron las siguientes características:
V fuente
Vih
Vil
Iih
Iil
Voh
Vol
Tplh
Tphl
Pd (*)
Circuito A
6v
1,6 v
0,9 v
50 µA
1,8 mA
2,2 v
0,4 v
10 ns
8 ns
16 mW
Circuito B
5v
1,8 v
0,7 v
40 µA
1,5 mA
2,5 v
0,3 v
18 ns
14 ns
10 mW
(*) por CI de 4 compuertas
a) Calcule cuál de ellos posee mejor inmunidad al ruido DC en estado BAJO y cuál en
estado ALTO.
b) ¿Cuál circuito puede operar a frecuencias más altas? ¿Por qué?
c) Calcule cuál circuito consume más corriente de la fuente.
d) ¿Cuál circuito es más susceptible al ruido AC? ¿Por qué?
2) Indique en cuál estado (ALTO o BAJO) una salida TTL absorbe corriente.
3) Describa las ventajas y desventajas de una salida tipo TOTEM-POLE.
4) Bajo condiciones normales, indique cuál es la mayor tensión de estado bajo que
debería aparecer en la salida de cualquier circuito de la Serie 7400 estándar.
5) Determine cuál es la máxima disipación de potencia Pd que puede tener una sola
compuerta NAND 7400 (Cuad x 2) cuando todas sus entradas están en BAJO.
6) ¿Cuál de las subfamilias 7400 posee menor disipación de Potencia Pd?
7) Determine y compare los promedios Pd y tpd para los CI 7404,74H04 y 74S04.
8) Un circuito lógico TTL posee un FAN-OUT de 20. Determine cuál es la mayor corriente
que puede suministrar a otro circuito lógico en Estado ALTO y cuánta corriente puede
absorber en estado BAJO.
9) Para la Figura 1, determine si el FAN-OUT de la 74LS86 está siendo excedido. En caso
afirmativo, explique las causas y proponga una solución. En caso negativo, justifique su
respuesta.
10) Para el circuito de la Figura 1, determine cuánto, en el peor caso, se deberá esperar
para que un cambio de la entrada A se vea reflejado en la Salida W. Asuma B=1.
Realizó: Prof. Asoc. Ing. Julio César Doumecq
74LS86
74LS20
A
X
B
C
D
Y
E
F
G
Z
R
H
I
W
J
Figura 1
11) Indique y justifique cuáles son las maneras aceptables de manejar entradas no
empleadas de las compuertas TTL NAND y AND.
a) desconectadas;
b) conectadas a masa directamente;
c) conectadas a una entrada usada;
d) conectadas a +Vcc directamente;
e) conectadas a +Vcc por medio de una R=1KΩ;
f) conectadas a masa por medio de una R=10KΩ.
12) Repita el Ejercicio 11) para compuertas TTL OR, NOR y OR-EXC.
13) Indique qué consecuencias tiene formar la conexión AND-Cableada con compuertas
convencionales TTL NAND tales como la cuádruple NAND 7400.
14) Indique una ventaja y una desventaja de realizar la conexión AND-Cableada con
compuertas de colector abierto.
15) Indique de qué manera se pueden emplear los 7409 para realizar la función X:
X=A.B.C.D.E.F.G.H.Y.J.K
16) Determine el valor de Rc de la Figura 2, si la salida X maneja todas las entradas CLEAR
de un 74LS73.
+5V
1kΩ
A
B
+5V
Rc
C
D
E
F
Realizó: Prof. Asoc. Ing. Julio César Doumecq
X
Compuertas: 7401
Figura 2
17) a) Determine la expresión lógica de la salida del problema anterior.
b) Calcule cuánto tiempo, en el peor caso, se debe esperar desde que se cambia de 0 a 1
la entrada C hasta que se establece el valor correcto de la salida. Suponga que las demás
entradas han sido establecidas con anterioridad en los siguientes valores:
D=1 A=B=E=F=0
c) Determine el tiempo mínimo, con las mismas consideraciones que para el punto b).
18) Diga si es posible implementar la función X de la Figura 2, empleando un solo
integrado de la serie 7400. Justifique su respuesta.
19) La Figura 3 muestra un compuerta BUFFER TRI-STATE manejando una NAND
convencional.
TSL
A
0
1
1
0
C
0
0
1
1
Y
x
x
1
0
A
Z
Y
C
TTL
Figura 3
a) determine la salida Z para c/u de las 4 condiciones de la Tabla anterior.
b) determine cuánto tiempo se debe esperar, en el peor caso, desde que se
habilita la compuerta TSL hasta que la salida Z llega a su valor final. Suponga
que la entrada A está estable 1 mseg. antes de que se habilite la compuerta TSL.
c) determine cuánto tiempo se debe esperar, en el peor caso, desde que se varía
la entrada A de 0 a 1 hasta que la salida Z llega a su estado final, suponiendo
que la compuerta TSL está habilitada desde hace 5 mseg.
20) a) Indique la razón que Ud. considera más importante para que la lógica ECL
sea más rápida que la TTL.
b) Explicite la función que cumplen los seguidores de emisor en un circuito ECL.
c) Fundamente el uso de Vcc=0 y Ve<0 para la lógica ECL.
21) Indique cuáles entre las siguientes, son las ventajas de ECL frente a TTL:
a) se caracteriza por una menor disipación de potencia;
b) su tpd es menor;
c) tiene mayor FAN-OUT;
d) presenta mayor inmunidad al ruido;
e) tiene salidas complementarias;
f) no genera picos de corriente de alimentación durante la conmutación.
22) Indique cuáles entre las siguientes son ventajas que la lógica CMOS tiene
sobre la TTL:
a) permite mayor densidad de integración;
b) presenta mayor velocidad de operación;
c) tiene mayor FAN-OUT;
d) es más apropiada para LSI;
e) se caracteriza por una menor Pd;
f) tiene salidas complementarias;
g) presenta mayor inmunidad al ruido;
h) su proceso de fabricación es más simple;
i) tiene más funciones SSI y MSI;
j) usa una menor tensión de fuente;
k) tiene menor capacidad de entrada;
l) usa transistores como únicos elementos de entrada.
Realizó: Prof. Asoc. Ing. Julio César Doumecq
23) Para el circuito de la figura siguiente, trate de encontrar por lo menos siete
errores de diseño, ya que las especificaciones y las características de los CI no
han sido usadas apropiadamente. Atención: el circuito es correcto desde el punto
de vista lógico.
24) Modifique el circuito del problema anterior, de modo tal de solucionar los
errores de diseño.
25) Realice una tabla ordenada en forma descendente para las siguientes
condiciones de operación de la probable Pd promedio para un sistema de lógica
CMOS.
a) Vdd=10v, Frecuencia de operación = 1 Mhz.
b) Vdd=5v, Frecuencia de operación = 10 Khz.
c) Vdd=10v, Frecuencia de Operación = 10 Khz.
26) Para el integrado CMOS 4009, indique cuántas cargas 7400 estándar puede
manejar, si Vdd=5v. Repita el ejercicio para cargas 74L00.
Realizó: Prof. Asoc. Ing. Julio César Doumecq