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Tema 10
Subsistema de memoria
de un computador.
Nivel de transistor
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Tema 10. Subsistema de memoria de un computador. Nivel de transistor
1
Contenido
10.1. Revisión de conceptos. Taxonomía
10.2. Organización general del subsistema de memoria
10.3. Estructura circuital del punto de memoria SRAM. Análisis del
proceso de lectura/escritura
10.4. Circuito amplificador de refuerzo
10.5. Celda básica de memoria dinámica (DRAM)
10.6. Estructura circuital de las memoria de solo lectura (ROM)
10.7. Implementación de los circuitos decodificadores
10.8. Construcción circuital de la unidad de entrada-salida
(lectura/escritura)
10.9. Subsistema de almacenamiento especial (LIFO, FIFO, SIPO)
10.10. Interpretación de las hojas de especificación de las
características técnicas.
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10.1. Revisión de
conceptos
Taxonomía
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Jerarquía de las memorias
Velocidad
Coste
1 ns
10 ns
Capacidad
100 ns
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10 ms
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Taxonomía de las memorias
Taxonomía
Característica
Clasificación
Aleatorio
Modo de acceso
Secuencial
Asociativas
Volátil
Almacenamiento
No volátil
Semiconductoras
Memorias
Soporte
Ópticas
Magnéticas
Principal
Función
Caché
Masiva
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Memorias semiconductoras
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10.2. Organización
general del subsistema
de memoria
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Modelo esencial de Von Newman
Almacena
datos e
instrucciones
CPU
Datos e instrucciones
Memoria
Entrada/Salida
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Celda de memoria [1]
 La celda de memoria es un circuito electrónico
que almacena un bit de información binaria y
es la piedra fundamental de la arquitectura de
la memoria
Selección de datos (WL)
Selección de datos (WL)
/Dato
(/BL)
Stored
bit
Stored
bit
Dato
(BL)
Dato (BL)
Bit lines
diferenciales
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celda de memoria [2]
Modos de operación
Almacenamiento
Lectura/Escritura
WL=0
WL=1
Stored
Bit = 1
Stored
BL=Z
WL=0
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BL=1
WL=1
Stored
Bit = 0
Bit = 1
BL=Z
Stored
Bit = 1
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BL=1
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Matriz de celdas
Organización de una memoria de 16x4
 Un número de células de memoria se organizan en forma
de una matriz para formar el chip de memoria
Precarga de bitlines
WL0
Línea de
palabra
(WL)
WL1
A0
A1
Dec
A2
Línea de
bit (BL)
WL15
A3
Amplificadores de sensado
Ck
Circuito de escritura
w/r
Datos para
escribir
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Datos para
leer
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10.3. Estructura
circuital del punto de
memoria SRAM.
Análisis del proceso de
lectura/escritura
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Celda de memoria SRAM [1]
Implementación nMOS
Línea de palabra (WL)
Selección de datos (WL)
D
/Dato
(/BL)
Stored
bit
D
2
Dato
(BL)
BL
BL
Bit lines
diferenciales
WL
Vdd
D
D
Implementación
nMOS
BL
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BL
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Celda de memoria SRAM [5]
Lectura/escritura
LECTURA
Para leer la información almacenada, se
introduce un impulso de tensión a través de
la línea de selección (WL), lo que provocará
una corriente a través de la rama T1-T3 o T2T4, según sea "0" o "1" el bit almacenado.
ESCRITURA
La escritura de un bit "0" ó "1" se produce al
excitar, a través de T3 o T4, al par T1-T2; uno
de los dos transistores pasará a saturación,
mientras que el otro evolucionará hacia el
estado de corte (OFF)
WL=1
WL=1
Vdd
Vdd
1
T3
0
0
D
0
T4
T1
Lectura de “1”
1
T4
T1
BL
D
1
T3
T2
BL
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D
0
1
D
T2
BL
BL
Escritura de “0”
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El amplificador de refuerzo [1]
 Un amplificador de
refuerzo o sensado es
una parte del circuito
de lectura cuya función
es amplificar la señal
diferencial entre las
líneas de bit (BL y BL’)
de modo que los datos
pueden ser
interpretados
correctamente por la
lógica externa a la
memoria
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WL0
WL1
BL
/BL
WLn
SE
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Dato
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El amplificador de refuerzo [2]
 El amplificador de refuerzo o sensado
permite corregir transiciones
defectuosas
Vdd
Data
out
a.s.
input
output
BL
/BL
SE
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El amplificador de refuerzo [3]
Funcionamiento
En saturación. Como
una Resistencia de
pullup
Vdd
0
1
Out
Out
1
0
BL
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Vdd
0
1
/BL
0
BL
/BL
SE
SE
1
1
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El circuito de precarga
 El circuito de
precarga eleva e
iguala el voltaje
de las líneas de
bits para
minimizar su
diferencia de
tensión cuando
se utilizan
amplificadores
de sensado
Vdd
PC
M8
M7
M9
WL
D
D
WL
D
D
BL
BL
Amplificador de sensado
Output
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Data_in
Estructura detallada de una
SRAM 4x4
Celda
r/w
A0
Dec
Data_out
A1
Amplificador de
sensado
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10.5. Celda básica de
memoria dinámica
(DRAM)
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Memoria estática vs dinámica
Memoria
estática
• En cualquier instante de tiempo la salida está
conectada a Vdd o GND, a través de un
camino de baja impedancia
• Cada celda necesita 6 transistores
• Retiene su valor mientras esté alimentada
• Mas rápida y cara que la dinámica
Memoria
dinámica
• Utiliza la capacidad parásita para almacenar
las señales digitales
• Usa menos transistores
• Es mas rápida
• Requiere refresco (Cte. de fugas)
• Mas lenta y barata que la estática
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Celda de memoria DRAM [1]
Selección de datos (WL)
WL
Stored
bit
Dato
(BL)
D
BL
Capacidad de
almacenamiento
Transistor de
acceso
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Celda de memoria DRAM [2]
Lectura/escritura

LECTURA
ESCRITURA
Durante la lectura, una de las filas de
selección se pone a nivel alto haciendo que
los transistores dependientes se pongan en
ON. Pasando la tensión de la capacidad a BT
(BIT LINE), leyéndose un cero o un uno
Durante la escritura, una de las filas de
selección se pone a nivel alto haciendo que
los transistores dependientes se pongan en
ON. En este caso el dato pasa de BT a la
capacidad.
1
1
WL
WL
ON
Dato
almacenado
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D
ON
1
+
1
Dato
anteriormente
almacenado
“0”
D
1
BL
BL
1
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10.6. Estructura
circuital de las
memoria de solo
lectura (ROM)
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Memoria de solo lectura [1]
 Las memorias ROM son de naturaleza no
volátil. El almacenamiento es permanente y no
se puede almacenar nueva información en ella.
 Aplicaciones típicas:
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
almacenan el juego de instrucciones de un
microprocesador

almacenan una parte del sistema operativo
(OS) para ordenadores personales

almacenan los programas fijos para
microcontroladores (firmware)
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Memoria de solo lectura [2]
Entradas
Decodificador
2n líneas de
palabra (WL)
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Array de memoria
(2n palabras de m
bits)
Salidas
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Modelo básico de memoria de
solo lectura (ROM)
Selección
Línea de palabra
A1
Decodificador
de
direcciones
Dato
Celda de memoria
(1 bit)
2n líneas
1b
IF Selección
THEN
out=Dato
ELSE
out=AI
de
palabra
D3
D2
D1
D0
Línea de bit
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PROM
Implementación con PLA
ON
OFF
0
ON
Decodificador
A1
1
A0
0
Matriz OR
OFF
00
1
01
10
11
Dirección
A1 A0
Salida (dato almacenado)
D3 D2 D1 D0
00
0010
01
1000
10
0110
11
0110
Matriz AND
Conexión fija
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D3 D2 D1 D0
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Implementación de una ROM
Wordline
pullups
A1 A0
2:4
DEC
D5
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D4
D3
D2
D1
D0
Dirección
A1 A0
Salida (dato almacenado)
D5 D4 D3 D2 D1 D0
00
010101
01
011001
10
100101
11
101010
Bitline
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10.7. Implementación
de los circuitos
decodificadores
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Los decodificadores en la
arquitectura de la memoria
Ak
Decodificador
A0
word0
word1
word2
Celda
wordn
K=log2 n
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Decodificadores
 El mapa de una memoria se implementa
mediante decodificadores
Vdd
A1
A0
word
A0
A1
word0
word1
word2
word3
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A1
A0
Dirección
0
0
word0
0
1
word1
1
0
word2
1
1
word3
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Decodificación jerarquizada
Predecodificación
A1
A0
 La
implementación
multietapa de la
decodificación
tiene mas
eficiencia
A1'A0'
A1'A0
A1A0'
A3A2
WL0  A0 A1 A2 A3  ( A0 A1 ).( A2 A3 )
A3'A2'
A3'A2'A1'A0' A3'A2'A1'A0 A3'A2'A1A0'
A3
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A2
word0
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word1
word2
A3A2A1A0
word15
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10.8. Construcción
circuital de la unidad
de entrada-salida
Lectura/Escritura
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Memoria SRAM [1]
Circuito de lectura/escritura
WL
D
BL
D
BL
WRITE
DATO
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Memoria SRAM [2]
Circuito de lectura/escritura
LECTURA
Durante la lectura WRITE=0, luego los nMOS
T1 y T2 estarán cortados y las BL estarán en
AI. A continuación se selecciona la celda
cuando WL=1 (T1 y T2 en ON) y el dato
almacenado pasa a las BL.
ESCRITURA
La escritura de un bit "0" ó "1" se produce es
dos fases: primero WRITW=1, después se
activan T3 o T4, pasando el dato de la BL al
biestable.
WL
D
WL
D
D
T4
T3
BL
BL
T1
0
WRITE
DATO
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T3
BL
D
T4
BL
T2
1
WRITE
DATO
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Memoria SRAM [3]
Circuito de lectura/escritura y precarga
Vdd
PC
WL
D
D
BL
BL
1
WRITE
1
0
1
DATO
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