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Sistemas de Multiprocesamiento
ARQUITECTURAS SIMD y MISD
Parte 2.- SISTEMAS PARALELOS
Tema 5.- ARQUITECTURAS PARALELAS SIMD y MISD
INDICE
Capitulo 5.1.- PROCESADORES VECTORIALES ............................................................................................................. 2
Arquitectura del "Cray-1" .................................................................................................................................................. 3
UNIDAD VECTORIAL IBM 3090................................................................................................................................... 6
Registros ........................................................................................................................................................................ 7
El repertorio de instrucciones ........................................................................................................................................ 8
Capitulo 5.2.- PROCESADORES “ARRAY" ....................................................................................................................... 9
Arquitectura del computador AP-120B ........................................................................................................................... 10
Memoria de control...................................................................................................................................................... 13
Sección de memoria ..................................................................................................................................................... 13
Unidad de Control........................................................................................................................................................ 13
Sección de E/S ............................................................................................................................................................. 13
Unidades aritméticas .................................................................................................................................................... 13
Capitulo 5.3.- PROCESADORES MATRICIALES Y ASOCIATIVOS ............................................................................ 14
Procesadores matriciales .................................................................................................................................................. 14
Arquitectura del MPP ...................................................................................................................................................... 16
Procesadores asociativos.................................................................................................................................................. 18
Arquitectura del procesador STARAN ........................................................................................................................ 18
Capitulo 5.4.- PROCESADORES SISTOLICOS................................................................................................................ 20
Capitulo 5.5.- Conclusiones................................................................................................................................................. 22
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Capitulo 5.1.- PROCESADORES VECTORIALES
Aunque las prestaciones de los grandes computadores («mainframes») de propósito general continúan
aumentando, siguen existiendo aplicaciones que están fuera del alcance de los «mainframes» actuales.
Se necesitan computadores que resuelvan problemas matemáticos de procesos reales, tales como los que
aparecen en la aerodinámica, la sismología, la meteorología, y la física atómica, nuclear, y de plasmas.
Para manejar este tipo de problemas, se han desarrollado supercomputadores.
Típicamente, estas máquinas son capaces de realizar cientos de millones de operaciones en coma flotante por
segundo, y cuestan entre 10 y 15 millones de dólares.
A diferencia de los «mainframes», que se diseñan para la multiprogramación y las E/S intensivas, los
supercomputadores están optimizados para el tipo de cálculo numérico descrito.
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Arquitectura del "Cray-1"
Emplea tecnología ECL de 0,7 ns y MOS de 70 ns.
Funciona a una frecuencia de reloj de 12,5 ns y no puede trabajar de forma autónoma.
Se necesita un computador principal o host para que dirija el sistema, tal como se muestra en la figura.
La sección de memoria se organiza en 8 ó 16 bancos con 72 módulos cada uno.
La memoria principal está configurada por circuitos integrados, tipo RAM, de tecnología bipolar, que conforman un
mínimo de un millón de palabras de 72 bits, 8 de las cuales se utilizan para la detección de errores dobles y
corrección de los simples.
La memoria tiene un ciclo de 50 ns, o sea, 4 períodos de reloj.
Se pueden transferir a la Unidad de Ejecución una, dos o cuatro palabras por período de reloj.
La sección de E/S contiene 12 canales de entrada y otros 12 de salida.
Cada canal tiene una frecuencia de transferencia de 80 Mbytes/s como máximo.
La Unidad de Control de Mantenimiento (MCU) se encarga de la inicialización del sistema y la supervisión de su
funcionamiento.
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En la figura siguiente se representa detalladamente la sección de ejecución,
Consta de 64 X 4 buffers de instrucciones y 800 registros con diferentes funciones.
Tiene 12 unidades funcionales agrupadas en unidades vectoriales, de coma flotante, de tipo escalar y de
direcciones, tal como se indica en la tabla de la figura.
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Las operaciones aritméticas pueden efectuarse con datos de 24 bits, mientras que las de coma flotante trabajan
con datos de 64 bits.
Los registros escalares y de direcciones pueden acceder directamente a la memoria o a través de los 64 registros
T y B, respectivamente. Estos registros (T, S, B y A) son de 24 bits, y los registros T y B contienen los datos
escalares y de direcciones más usados.
El registro CIP contiene la instrucción en curso, mientras que el registro NIP almacena la próxima instrucción a
ejecutar. Ambos registros constan de 16 bits. Si la instrucción es de 32 bits, se utiliza también el registro LIP para
contener los 16 bits de menos peso de la instrucción.
En instrucciones de bifurcación se emplea el registro P para contener la dirección de bifurcación.
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UNIDAD VECTORIAL IBM 3090
Un buen ejemplo de una organización con ALU segmentada para el procesamiento vectorial, es la unidad vectorial
desarrollada para la arquitectura IBM 370, e implementada en la serie 3090 de la gama alta.
Esta unidad constituye una extensión opcional al sistema básico, pero está altamente integrada en él.
Recuerda a los recursos vectoriales que se encuentran en supercomputadores, tales como los de la familia Cray.
La unidad IBM utiliza una serie de registros vectoriales, cada registro es un banco de registros escalares.
El solapamiento de los cálculos, y la carga en bloque de los datos de entrada en los registros, producen un
significativo aumento de la velocidad respecto a la operación en una ALU ordinaria.
La Figura muestra la organización general de la unidad vectorial.
Aunque la unidad vectorial aparece como un elemento físicamente distinto que se añade al procesador, su
arquitectura es una extensión de la arquitectura S/370, y es compatible con ella.
La unidad vectorial está integrada en la arquitectura S/370 de tal forma que:
• Los sistemas operativos existentes pueden dar cobertura a la unidad vectorial con pequeñas extensiones.
• Los programas de aplicación, compiladores, y demás software existente, puede ejecutarse sin cambios.
• El software que pueda beneficiarse de la unidad vectorial puede modificarse según convenga.
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Registros
Un aspecto clave del diseño de la unidad vectorial, es si los operandos se sitúan en registros o en memoria.
La organización IBM se denomina registro-a-registro porque los operandos, tanto los de entrada como los de
salida, pueden encontrarse en registros vectoriales.
Esta aproximación también se utiliza en el supercomputador Cray.
Una alternativa, utilizada en las máquinas de Control Data, consiste en obtener los operandos directamente desde
la memoria.
La figura ilustra los registros que forman parte de la unidad vectorial IBM 3090.
Hay 16 registros vectoriales de 32 bits.
Los registros vectoriales también pueden acoplarse para constituir 8 registros vectoriales de 64 bits.
Cualquier elemento del registro puede almacenar un valor entero o en coma flotante. Así pues, los registros
vectoriales pueden utilizarse para valores enteros de 32 y 64 bits, y para valores en coma flotante de 32 y 64 bits.
La unidad vectorial necesita tres registros adicionales.
• El registro de máscara de vector (vector-mask) contiene los bits de máscara que pueden utilizarse para
seleccionar qué elementos de un registro vectorial se procesan en una operación concreta.
• El registro de estado vectorial (vector-status) contiene los campos de control, tales como la cuenta de
vector que determina cuantos elementos de los registros vectoriales se van a procesar.
• La cuenta de actividad vectorial (vector-activity) almacena el tiempo transcurrido ejecutando instrucciones
vectoriales.
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El repertorio de instrucciones
La tabla presenta las operaciones lógicas y aritméticas definidas para la arquitectura vectorial.
El número total de códigos de operación (instrucciones distintas) es 171.
La operación de acumulación suma todos los elementos de un vector (ACCUMULATE), o los elementos del
producto de dos vectores (MULTIPLY-AND-ACCUMULATE).
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Capitulo 5.2.- PROCESADORES “ARRAY"
Los procesadores segmentados array tienen una estructura de dos dimensiones, con múltiples cadenas de flujo
de datos para operaciones aritméticas de alto nivel, tales como producto de matrices, cálculo de la matriz inversa,
etc. La arquitectura segmentada se basa en tablas celulares de unidades aritméticas.
En la figura se presenta un ejemplo de diseño de un procesador pipe-line array.
Este array tiene una estructura pipe-line de tres direcciones de flujo de datos, para la multiplicación de dos
matrices. Cada célula P efectúa una operación de producto interno aditivo.
La matrices de entrada son introducidas al procesador por las direcciones horizontal y vertical.
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Arquitectura del computador AP-120B
La conexión de un AP-120B con un computador principal está representada en la figura, en la que el AP-120B
parece como si se tratase de un terminal más, pero habiendo entre los dos unos registros que facilitan el interfaz.
Estos registros tienen las siguientes funciones:
¾
¾
¾
¾
¾
¾
¾
¾
Registro de funciones, que sirve para los comandos típicos, tales como start, stop, etc.
Registro de conmutadores, que se utiliza para enviar datos de control, parámetros o direcciones del
principal al AP-1 2013.
Registros display o presentadores, que visualizan los contenidos de los registros del procesador array.
Dirección de memoria M principal.
Dirección de memoria del AP-120B.
Recuento de palabras.
Registros de control.
Registros de formato, que convierten el formato FLP del computador principal al del AP-120BB y
viceversa.
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El diagrama funcional del procesador AP-120B.
Está formado por seis secciones: memoria de control, unidad de control, sección de memoria, sección de E/S, bus
de 38 bits y unidades aritméticas.
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Dentro de estas secciones se incluyen a los bloques siguientes:
Memoria de control
- Memoria de programa (PM): Contiene las instrucciones a ejecutar por la Unidad de Control.
Tiene un máximo de 4 K palabras, pudiéndose hacer ampliaciones de 256 palabras.
Cada palabra es de 64 bits.
Sección de memoria
- Memoria principal de datos (MD): Constituye el almacenamiento principal de datos con palabras de 38
bits. Se pueden hacer ampliaciones de 2 u 8 K palabras, hasta un máximo de un millón.
-
Memoria de Tablas (TM): para guardar constantes muy utilizadas. Puede ser de tipo RAM o ROM.
-
Tablas de registros X, Y, DPX y DPY: Forman dos bloques acumuladores de 38 bits.
Cada bloque contiene 16 acumuladores, pudiendo ser accedido por el AP-120B directamente.
Unidad de Control
- Direcciones de. operandos y ALU (SPFN): Contiene 16 registros con las direcciones de los operandos
para la ALU, la cual efectúa operaciones aritméticas con enteros de 16 bits.
-
Registros de direcciones (MA, TMA, DPA): La ALU deja las direcciones de los resultados en uno de estos
tres registros, según sea la dirección de memoria, de memoria de tablas o de registros X e Y.
Sección de E/S
Contiene los registros funciones, conmutadores y display.
Además, contiene otros dos bloques 10P y PIOP, para entradas y salidas.
Unidades aritméticas
- Sumador de coma flotante (FA).
Suma dos números en coma flotante, A1 y A2, que pueden provenir de diferentes registros, como se
refleja en la figura, dejando el resultado en uno de los registros señalados en la misma figura.
-
Multiplicador de coma flotante (FM): Multiplica dos números M1 y M2, como se muestra en la figura.
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Capitulo 5.3.- PROCESADORES MATRICIALES Y ASOCIATIVOS
Dentro de la tendencia a dotar a los procesos del factor de concurrencia tenemos los computadores
monoprocesadores matriciales que respondían a la categoría SIMD.
Constan de N elementos de procesamiento (ALU y registros) y M módulos de memoria principal, que funcionan
bajo el gobierno de una sola Unidad de Control que ejecuta las instrucciones.
Un procesador matricial, normalmente, está conectado a un computador principal a través de la Unidad de
Control.
El computador principal es una máquina de propósito general que dirige las operaciones de todo el sistema.
Entre sus funciones, incluye la supervisión de los periféricos de entrada y salida.
La Unidad de Control del computador matricial supervisa la ejecución de los programas, cuyos resultados son
enviados al mundo exterior por el computador principal.
La arquitectura SIMD comprende, además de los computadores matriciales con memoria de acceso aleatorio, a
los procesadores asociativos, caracterizados por el empleo de memorias direccionables por contenido.
Junto a los bloques habituales de toda máquina programada, los sistemas con varias unidades operativas,
necesitan una red de interconexión que las relacione y coordine.
Las redes de interconexión constituyen uno de los aspectos más significativos dentro de los factores que se
aplican en la selección de una arquitectura.
Procesadores matriciales
Un procesador matricial es una matriz síncrona de procesadores paralelos, formada por múltiples elementos de
proceso (PE) supervisados por la Unidad de Control (CU).
En la figura se representan los dos tipos de configuraciones básicas para esta clase de procesadores.
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En la primera, cada PE se compone de una unidad lógico-aritmética (ALU) con sus registros de trabajo y una
memoria local (PEM) para guardar los datos.
La unidad de control tiene, además, su propia memoria de almacenamiento del programa que se ejecuta.
La CU decodifica las instrucciones y determina dónde han de ejecutarse.
Todos los PE ejecutan la misma función sincrónicamente.
Los operando vectoriales se envían a los PE antes de la ejecución, en paralelo. Hay un sistema de máscaras para
habilitar o deshabilitar cada uno de los PE, de forma que sólo trabajen los necesarios.
Para el intercambio de datos entre los diferentes PE, se emplea la red de interconexión controlada por la CU.
El segundo tipo de configuración difiere del primero, en que no dispone de bloque de memoria para cada PE, sino
de un grupo de bloques de memoria (M) que son compartidos por el grupo de PE.
Por otra parte, no existe red de interconexión, pero sí red de alineamiento que conecta a los PE con las memorias.
Esta red es controlada, directamente, por la unidad de control.
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Arquitectura del MPP
El MPP (Massively Parallel Processor) es un procesador de alta integración, desarrollado por la NASA para
procesar las imágenes enviadas por los satélites artificiales.
Contiene una matriz de 128 X 128 = 16.384 microprocesadores en paralelo.
Además, el MPP tiene una unidad de control microprogramada (ACU) y cada PE tiene asociados 1 Kbits de
memoria de acceso directo.
Dispone de 132 columnas, 128 normales y 4 de reserva para sustituir alguna columna defectuosa.
Las funciones aritméticas de cada PE se ejecutan mediante un sumador serie y un registro de desplazamiento.
La unidad de manejo de programas y datos es un miniordenador que controla el flujo de datos en la matriz, carga
programas en el controlador, ejecuta rutinas de autodiagnóstico y facilita el desarrollo de programas.
Como ordenador externo de control se usa un PDP-11/34.
El MPP incluye periféricos como controlador de cinta magnética, impresora, terminal y dos discos de 67 Mbytes.
Puede trabajar independientemente, sin ordenador externo, en modo stand-alone, mediante el terminal y los
comandos propios del sistema MPP.
En el modo on-line el ordenador externo le suministra datos, programas y petición de trabajo; también recibe los
datos generados por el MPP e información sobre su estado.
La frecuencia de reloj para el funcionamiento de la matriz es de 10 MHz. la figura muestra la arquitectura del
sistema MPP.
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Procesadores asociativos
Son del tipo matricial, pero sustituyendo la memoria de acceso directo (RAM) por otra de tipo asociativo (CAM).
Mientras que en la RAM se precisa de la dirección antes del acceso al dato, en las CAM los datos son
direccionables por contenido, permitiendo el acceso a numerosas palabras de la memoria.
Además, se caracteriza porque las operaciones lógicas y aritméticas se efectúan sobre muchos conjuntos de
argumentos en una instrucción simple.
Arquitectura del procesador STARAN
Se trata de un procesador asociativo-bit-serie por lo que su coste es reducido, en comparación con los de
estructura paralela.
El STARAN se compone de 32 módulos asociativos de matrices, como máximo.
Cada módulo dispone de una memoria de 256 palabras de 256 bits cada una, de acceso multidimensional, una
red de permutación y un selector, tal como se muestra en la figura.
Cada elemento de proceso opera en serie, bit a bit, en los datos de todas las palabras de memoria de acceso
multidimensional (M DAM). En la figura se hace una distinción entre trabajos con bit-slice o word-slice.
Utilizando la red de permutación, los datos almacenados en la MDAM pueden ser accedidos por los canales de
E/S en bit-slices, word-slices o una combinación de ambos.
También se emplea la red de permutación para desplazar o manipular datos, para permitir búsquedas paralelas,
operaciones aritméticas o lógicas entre palabras de la MDAM,
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Para localizar un dato particular, el STARAN inicia una búsqueda con un modelo de comparación, por medio de la
lógica de control asociativa.
En la ejecución de una instrucción, los datos de todas las memorias seleccionadas se procesan simultáneamente
por el elemento de proceso de cada palabra.
La unidad de interfaz, mostrada en la figura incluye conexión con sensores, computadores convencionales,
pantallas interactivas y dispositivos de almacenamiento masivo.
Dentro de las opciones de E/S se contempla el acceso directo a memoria (DMA), canales de E/S (BIO), canales
de funcionamiento externo (EXF) y E/S paralelo (PIO).
Cada módulo asociativo de matriz puede contener hasta 256 entradas y 256 salidas en la unidad de interfaz.
Estas pueden utilizarse para aumentar la velocidad en la comunicación de datos entre módulos.
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Capitulo 5.4.- PROCESADORES SISTOLICOS
El concepto de arquitectura sistólica fue desarrollado por Kung y utilizado en la Universidad de Carnegie-Mellon.
Los arrays sistólicos evolucionaron de intentos de obtener un ancho de banda de cálculo más eficiente del silicio.
Los arrays sistólicos se pueden considerar como un método para diseñar computadores de propósito especial
para equilibrar recursos, ancho de banda de E/S y cálculo.
Basándose en la segmentación, los datos fluyen en etapas desde memoria a un array de unidades de cálculo y
vuelta a memoria, como sugiere la figura.
Un sistema sistólico consiste en un conjunto de celdas interconectadas, cada una de las cuales es capaz de
ejecutar alguna instrucción simple.
Las celdas se interconectan en forma de matriz o de árbol.
La información en un sistema sistólico fluye entre celdas en una estructura segmentada y la comunicación con el
exterior sólo es posible en las celdas fronterizas.
La memoria impulsa los datos al elemento de proceso (PE), de forma semejante al "corazón".
En la figura (a) se aprecia cómo un procesador convencional procesa una instrucción mientras que el procesador
sistólico de la figura (b) ejecuta 6 veces más instrucciones a la vez.
Los datos se introducen por un lado de la red a manera de oleadas. El procesamiento sistólico opera de forma
similar a las contracciones del corazón. Los datos se procesan rítmicamente.
El problema de este sistema radica en asegurarse, que, una vez tomado el dato de la memoria, se use
efectivamente en cada celda por la que pasa.
Recientemente, la investigación sobre arrays sistólicos se ha desplazado desde muchos chips de propósito
especial dedicados a menos chips, más potentes, que son programables.
La implementación de matrices sistólicas en un chip VLSI ofrece muchas dificultades prácticas.
El mayor problema es el del ancho de banda de las E/S.
Con la tecnología normal de encapsulado de circuitos integrados, sólo se pueden usar un reducido número de
patillas de E/S en un chip VLSI.
Para aliviar esta dificultad, se recurre a la compartición de las puertas de E/S y a la multiplexación de éstas en el
tiempo.
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Los autores esperan, en los años noventa, un creciente papel para los computadores de propósito especial,
porque ofrecen mayor rendimiento y menor coste para funciones dedicadas, como tratamiento de imágenes y
reconocimiento del habla en tiempo real.
Las matrices sistólicas VLSI pueden asumir muchas estructuras diferentes, según los algoritmos de cómputo.
Su topología se adapta a la del algoritmo implementado.
La figura muestra varias configuraciones matriciales sistólicas y sus más frecuentes usos se indican en la tabla
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Capitulo 5.5.- Conclusiones
Las virtudes de SIMD son que todas las unidades de ejecución paralela están sincronizadas y que todas
responden a una única instrucción de un único PC.
Desde la perspectiva del programador, esto está próximo a las ya familiares SISD.
La motivación original para SIMD fue amortizar el coste de la unidad de control mediante docenas de unidades de
ejecución.
Una ventaja observada más recientemente es el reducido tamaño de la memoria de programa SIMD necesita sólo
una copia del código que se está ejecutando simultáneamente, mientras que MIMD necesita una copia en cada
procesador. Î Por tanto, el coste de memoria de programa para un gran número de unidades de ejecución es
menor para SIMD.
Como las máquinas vectoriales, los computadores reales SIMD tienen una mezcla de instrucciones SISD y SIMD.
Hay un computador SISD para realizar operaciones como bifurcaciones o cálculo de direcciones que no necesitan
paralelismo masivo.
Las instrucciones SIMD se difunden a todas las unidades de ejecución, cada una de las cuales tiene su propio
conjunto de registros.
De forma distinta a las máquinas vectoriales, las máquinas SIMD masivamente paralelas cuentan con redes de
interconexión o de comunicación para intercambiar datos entre los elementos de procesamiento.
Las máquinas SIMD son apropiadas en situaciones semejantes a las adecuadas para instrucciones vectorialestratamiento de arrays en bucles for.
Por consiguiente, al tener oportunidad de paralelismo masivo en SIMD debe haber cantidades masivas de datos,
o paralelismo de datos. SIMD tiene su mayor debilidad en las sentencias “case” donde cada unidad de ejecución
debe realizar una operación diferente sobre su dato, dependiendo del dato que tenga. Las unidades de ejecución
con el dato erróneo son inhabilitadas para que las unidades adecuadas puedan continuar. Estas situaciones,
esencialmente, corren a 1/n del rendimiento, donde n es el número de «cases».
El compromiso básico en las máquinas SIMD es el rendimiento de un procesador frente al número de
procesadores. Las máquinas del mercado actual hacen mayor énfasis en el elevado grado de paralelismo que en
el rendimiento de cada procesador.
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