Download TECNOLOGÍA ELECTRÓNICA – 2º INGENIERO EN ELECTRÓNICA

Substrato de Si
Oxido de aislamiento
entre dispositivos
contiguos
Oxido de puerta
Puerta (poli-Si)
El transistor MOSFET
La Tecnología Microelectrónica paso a paso
Intel's 22 nm test chip has 2.9 billion transistors. (Source: Intel), Semicon. Internat. Jan 2010
TECNOLOGÍA ELECTRÓNICA – 2º INGENIERO EN ELECTRÓNICA
CURSO 2013-14
(20000 hilitos en 1mm)
>1Km de hilitos metálicos superfinos
FUENTE (S)
Fuente (tipo N)
Oxido o Nitruro
(aislante)
Siliciuro (NiSi2)
PUERTA (G)
M
O
S
DRENADOR (D)
Substrato (Si tipo P)
Drenador (tipo N)
Oxido de puerta
Puerta de Silicio
Policristalino
MOSFET: Transistor de Efecto de Campo con estructura Metal-Oxido-Semiconductor
Estructura del transistor MOSFET
70 nm
140 nm
Del microprocesador al transistor
El transistor MOSFET
Tecnología de 45 nm (2007)
Long. Puerta = 30 nm
Tecnología de 90nm (2002)
Long. Puerta = 70 nm
• Aislamiento por trinchera
superficial (STI) rellena con SiO2
(ahorro de espacio y mayor
empaquetamiento)
1
2
2. Extensiones poco profundas
poco dopadas (reduce el
campo eléctrico)
1. Zona profunda muy dopada
(disminuye la resistividad)
• Drenador y fuente:
STI
Si3N4
STI
Tecnología de 32 nm (2010)
Long. Puerta = 20 nm
Próxima generación: Tecnología
de 22 nm (2010)
Long. Puerta § 15 nm
Tecnología de 65nm (2005)
Long. Puerta § 42 nm
•Implantación Halo
(reduce efectos de
canal corto)
• Implantación iónica para
ajustar la tensión umbral
N1H1: virus de la gripe A
80 -120nm de diámetro
“Generaciones” de MOSFETs
• Zona aislante de nitruro de
silicio (Si3N4) que rodea a la
puerta
• Formación de siliciuro (CoSi2 o NiSi2) sobre
la puerta, fuente y drenador para reducir la
resistencia en serie
Siliciuro
MOSFET ULSI (Ultra-Large Scale Integration)
Ley de Moore
"Fun facts" about Intel's 45nm chips: According to Intel, its 45nm transistors not only sport the first high-k dielectrics and metal gates produced by a
manufacturing line, but they also can do the following tricks:
- More than 2000 of the 45nm transistors can fit across the width of a human hair, or be grouped onto of the period at the end of this sentence.
- The original transistor built by Bell Labs in 1947 could fit in your hand, while hundreds of the 45nm transistors can fit on the surface of a red blood cell.
- A beam of light travels less than a tenth of an inch during the time a 45nm transistor switches on and off.
- If car prices had fallen at the same rate as next-generation processors (Intel's 45nm "Penryn" will be ~1 millionth the price of a 1968 transistor), a new car
today would cost one penny. -- J.M.
“Corolario”
Para ser competitivo, el aumento de la productividad
debe permitir una reducción del coste-por-función
(microcents por bit) de un 29% cada año; e.d., el precio
de un transistor debe ser el 71% del precio del año
anterior. De esta forma, en 2 años, el precio del
transistor se habrá reducido a la mitad (0.71*0.71 =
0.5), y el precio del chip no habrá aumentado.
Para lograr esto, es necesario:
•Aumentar la productividad de los equipos
•Aumentar el rendimiento de fabricación
•Usar los mayores tamaños de oblea posibles
•Aumentar el tamaño del chip
• Se duplica el producto (frecuencia de reloj (MHz) x instrucciones/ciclo ) = MIPS (millones
de instrucciones por segundo)
• Se duplica el número de bits por chip
Cada 1,5 ó 2 años:
Precio promedio de un transistor
Problema: Disipación de potencia creciente
El tamaño del chip crece un 14% para poder cumplir la ley de Moore
Tamaño del chip (die size)
Voltaje de alimentación de
los microprocesadores
(Volt)
Consumo de potencia (W)
Potencia activa y pérdidas
Frecuencia de trabajo de los microprocesadores
Tock New Intel microarchitecture
likely 2016
likely 2015
11 nm
Tick Shrink/derivative
expected 2013
likely 2014
16 nm
likely 2012
Tock New Intel microarchitecture
Tick Shrink/derivative
Tock New Intel microarchitecture (Haswell)
expected 2011
Tick Shrink/derivative (Ivy Bridge)
22 nm
2010
32 nm
2009
Tick Shrink/derivative (Westmere)
Tock New Intel microarchitecture (Sandy Bridge)
November 17, 2008
Tock New Intel microarchitecture (Nehalem)
January 6, 2008
45 nm
July 27, 2006
January 5, 2006
Release date
Shrink/derivative (Enhanced Intel Core
Tick
microarchitecture)
65 nm
Fabrication
process
Tock Intel Core microarchitecture
Tick Shrink of previous microarchitectures (P6, Netburst)
Architectural change
Tic-tac de Intel
PDA’s, móviles, etc.: Es necesaria una disipación de potencia muy baja para alargar la
vida de la batería.
Ordenadores: altas prestaciones.
Ambiente ordinario: ~ 1.000.000 partículas
En un volumen de 1 m3 hay 35 partículas (máximo) de tamaño mayor que 0,5 μm.
• Salas blancas clase 1:
Un pequeño número de partículas contaminantes puede reducir
drásticamente el rendimiento del proceso de fabricación.
• Control estricto de la contaminación.
Salas blancas
¿Evolución o revolución?
Nuevos materiales
Retos actuales de la tecnología del silicio
Salas blancas
¿Evolución o revolución?
Nuevos materiales y dispositivos
Retos actuales de la tecnología del silicio
Necesidad de entornos ultra-limpios
(salas blancas)
Retos actuales de la tecnología del silicio
Coste de los aparatos de litografía
Retos actuales de la tecnología del silicio
Nuevos materiales y dispositivos
Retos actuales de la tecnología del silicio
• Material de la puerta: Sustituir el
Polisilicio por un metal.
• Son necesarios nuevos materiales
de mayor constante dieléctrica (K):
El dieléctrico puede ser más ancho,
lo que disminuye la corriente de
fugas.
• Posible corriente a través del óxido:
Efecto túnel.
Silicio poli-cristalino
Substrato
Silicio
cristalino
• Escalado del transistor: Reducción de dimensiones horizontales y verticales.
• Espesor del óxido = 0,8 nm
Puerta
(menor que 3 capas atómicas).
Espesor del óxido / Material de la puerta
Limitaciones físicas
Retos actuales de la tecnología del silicio
Fuente: W. Ziebart, Proceedings ESSDERC, Munich, septiembre 2007
Coste de los materiales, procesos,
investigación y desarrollo tecnológico
Retos actuales de la tecnología del silicio
Aumentan la movilidad de los portadores y, por tanto, la frecuencia de trabajo.
¿Cómo hacer más rápidos los MOSFETs?
Tensiones mecánicas en el silicio (stress)
Limitaciones físicas
Retos actuales de la tecnología del silicio
Dieléctrico:
1.5-2.0nm
HfO/ZrO
Metal de puerta:
TiAl, TiAlO, TiN
PMOS
42 nm
TECNOLOGÍA DE 45 nm - INTEL 2007
High K,
Metal Gate
HKMG:
La longitud de puerta del MOSFET es menor que las otras dimensiones
para mejorar el funcionamiento y reducir la potencia consumida
Evolución de la Longitud de la puerta
Limitaciones físicas
Limitaciones físicas
Interconexiones
Retos actuales de la tecnología del silicio
Retos actuales de la tecnología del silicio
30 nm
Evolución del Rendimiento de la producción
TECNOLOGÍA DE 45 nm - INTEL 2007
Dieléctrico:
1.7 nm HfO/ZrO
Metal de puerta:
TiAl, TiAlO, TiN…
NMOS
TECNOLOGÍA DE 45 nm - INTEL Penryn 2007
Niveles de Interconexión
TECNOLOGÍA DE 45 nm - INTEL 2007
Transistor PMOS de 45 nm y cálculo del stress mediante
simulación. El stress en el canal es mayor que 1.2 GPa
Stress en los transistores
TECNOLOGÍA DE 45 nm - INTEL 2007
stress creciente
Comparación de los Transistores de Tres Puertas con los
actuales transistores de 65 nm:
- Corriente 45% mayor (velocidad de conmutación).
- Corriente en off 50 veces menor.
- Reducción de un 35% en la potencia de conmutación.
Alternativas a los MOSFET “tradicionales”:
Transistores de Tres Puertas (Tri-Gate transistors)
Colector
enterrado
N+
As
http://compliantmechanisms.byu.edu
http://www.sciencephoto.com/media/348143/enlarge
P-substrate
Implantación y recocido
de B para aislamiento
epitaxia N
Substrato P
Máscara de aislamiento
Máscara para el colector enterrado
Máscara de óxido
Transistor Bipolar NPN
Espejos de titanio
Acelerómetro micromecanizado
MEMS Micro-Electro-Mechanical Systems
Substrato P
Metalización para las interconexiones
Implantación y recocido de As para formar el
Emisor y el Contacto de Colector
Metal
n-epi
SiO2
p+
Al•Cu•Si
Transistor Bipolar NPN
Substrato P
n+ Colector enterrado
n+
Colector
Flujo de electrones
p
Base
Implantación y recocido de B para formar la Base
p+
n+
Emisor
Transistor Bipolar NPN
Máscara
de Emisor
Máscara
de Base
P-substrate
P-substrate
P-substrate
P-substrate
NPN Bipolar Transistor
P-substrate
P-substrate
As
2μm
1995
0,5 μm
45 nm
+
p
??
0,1
1
n+ p
n+
Al•Cu•
Si
SiO
p
n- 2
+
Electron
flow epi
+
n buried layer
P-substrate
0,01
2015
Emitter Base Collector
2010
nanoelectrónica
2005
256 Gbit
microelectrónica
100 nm 65 nm
0,13 μm
años
2000
1 Gbit
0,25 μm
NPN Bipolar Transistor
1990
P-substrate
1 Mbit
1μm
Capacidad de almacenamiento de información
Memorias
1
1985
10
100
1000
10000
100000
1000000
Tamaño de las memorias (Mbits)
¿Evolución o revolución?
Mínma anchura de línea (μm)
Sun’s surface (10000)
Densidad de potencia disipada
NPN Bipolar Transistor
ENIAC, 1946
18000 tubos de vacío
30 Tm, 150 kW
AT&T Bell
Laboratories, 1947
Premio Nobel 1956
El primer transistor
Jack Kilby,
Texas Instruments
Premio Nobel 2000
El primer Circuito Integrado
Texas Instruments, 1958
Direcciones de Applied Materials que parece que no están:
http://www.appliedmaterials.com/products/assets/transistor_challenge/index.html (juego sobre fabricacion transist)
http://www.appliedmaterials.com/HTMAC/animated.html (fabricacion CI)
http://www.appliedmaterials.com/HCiC/animated.html (como de limpia una sala blanca)
http://www.appliedmaterials.com/about/how_we_do_it.html (pagina con videos de applied materials)