Download Cuestiones (6 Puntos): 1.- Enumere los parámetros que influyen en

UNIVERSIDAD
POLITÉCNICA
DE MADRID
APELLIDOS:
NOMBRE:
DNI:
ASIGNATURA:
ELECTRÓNICA DIGITAL (Plan 2000)
TITULACIÓN:
E.U.I.T. Telecomunicación
Fecha
08
02
2006
Curso
Calificaciones Parciales
Cal. Final
SEGUNDO
Cuestiones (6 Puntos):
1.- Enumere los parámetros que influyen en el consumo de potencia de los circuitos con
tecnología CMOS.
2.- Explique cuál es el significado del parámetro IOHmax en las puertas con salida en drenador
abierto.
3.- Defina los tres parámetros más importantes que caracterizan el comportamiento de un
flip-flop.
TPCK-Q
TSETUP
THOLD
1
4.- Dibuje un circuito para sincronizar la señal ent_asinc con el reloj clk. Suponga que cualquier
pulso que pueda darse en ent_asinc tiene una duración de, al menos, un período de clk.
ent_asinc
sal_sinc
clk
5.- Explique brevemente por qué es necesario sincronizar las entradas asíncronas en un diseño
síncrono.
6.- ¿Qué se entiende por skew en el reloj de un sistema digital síncrono?.
7.- Explique cómo se minimiza el skew del reloj en un FPGA.
8.- Enumere al menos tres factores relevantes a la hora de escoger un PLD para la
implementación de un diseño digital.
2
Ejercicio (4 Puntos).
En el circuito de la figura, el PLD es un FPGA 10K30RC208-4 y las puertas lógicas son del tipo
74LVC04A. Se adjuntan hojas de datos con los parámetros relevantes en este ejercicio para
ambos dispositivos.
1.- En esta parte del ejercicio céntrese en el interfaz entre la salida del FPGA y la entrada del
inversor (nodo A, en la figura).
a) Explique razonadamente y con datos si existe compatibilidad de tensiones en el interfaz.
b) Explique razonadamente y con datos si existe compatibilidad de corrientes.
c) ¿Cuál es el fan-out?
3
2.- En esta parte del ejercicio céntrese en el interfaz entre la salida del inversor y la entrada del
FPGA (nodo B, en la figura).
a) Explique razonadamente y con datos si existe compatibilidad de tensiones en el interfaz.
b) Explique razonadamente y con datos si existe compatibilidad de corrientes.
c) ¿Cuál es el fan-out?
3.- Explique qué consecuencias tendría sobre el circuito de la figura si el FPGA se alimentara
con VCCINT = VCCIO= 5V.
4.- En esta parte del ejercicio céntrese en el interfaz entre la salida del inversor y el diodo LED
(nodo C, en la figura). Considere que el diodo es ideal con Vγ=1’5V y que a la salida del inversor
hay un “0” lógico.
a) Obtenga una cota inferior para la corriente que circula por el diodo.
b) Obtenga una cota superior para la corriente que circula por el diodo.
4