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ÍNDICE
1.- Descripción de funcionamiento del circuito
2.- Especificaciones del circuito
a) Comportamiento del circuito ante variaciones de la frecuencia de
la señal de entrada
b) Comportamiento del circuito ante variaciones de la frecuencia de
muestreo
c) Comportamiento del circuito ante variaciones de la forma de la
señal de entrada
3.- Subsistema de conversión digital / analógico
a) Esquema del subsistema
b) Descripción de los componentes utilizados
c) Tiempo de establecimiento de la salida del DAC
4.- Subsistema de conversión analógico / digital
a) Esquema del subsistema
b) Descripción de los componentes utilizados
c) Tiempo de conversión del ADC
5.- Señal de control
a) Esquema del subsistema
b) Descripción de los componentes utilizados
6.- Filtrado de reconversión
a) Ancho de banda del filtro
7.- Esquema del circuito
1.- Descripción del Funcionamiento
La señal de entrada del circuito es una señal variable que toma valores entre -2V y +2V.
Esta variación hace que tengamos que colocar una etapa de acondicionamiento de la
señal para que el ADC pueda convertirla a una señal analógica. Esto se debe a que el
ADC solo acepta valores de entrada de 0V a Vcc (En nuestro caso Vcc = 5V ). Previa a
la etapa de acondicionamiento se ha colocado un circuito Sample & Hold para mantener
constante la señal de entrada al ADC mientras que éste realiza la conversión a señal
digital. Este circuito Sample & Hold también se podría haber puesto entre la etapa de
acondicionamiento de la señal de entrada y el ADC. Para que el ADC y el S&H
estuvieran sincronizados se ha generado una señal de reloj con un circuito 555
funcionando en modo aestable de manera que cuando el ADC hiciera la conversión el
S&H estuviera en modo Hold.
Una vez convertida la señal analógica en digital se le hace pasar a ésta por un circuito
conversor DAC, que junto con un operacional a su salida nos da la señal analógica con
una forma de onda muy similar a la de entrada. Este operacional también nos sirve para
dejar la señal de salida entre los valores especificados por el enunciado de la práctica.
Por último se hace pasar a la señal a través de un filtro paso bajo para hacer que la señal
de salida se parezca lo más posible a la de entrada. Esto se hace porque la señal que nos
da el DAC es una señal escalonada, cuya transformada de Fourier nos demuestra que se
le han añadido infinitas componentes frecuenciales. El problema con el filtro colocado
reside en que no es un filtro ideal, por lo que la señal de salida a la frecuencia máxima
(la mitad de la de muestreo) no llega a ser como la de entrada.
2.- Especificaciones del circuito
El circuito cumple con las siguientes especificaciones:
-
Resolución de 8 bits
Frecuencia de muestreo de 8KHz
Tensión de alimentación de +/- 5 V
Rango de tensiones de entrada de +/- 2 V
Rango de tensiones de salida de +/- 1 V
Ancho de banda del sistema de 4KHz
a) Comportamiento ante variaciones de la frecuencia de la señal de
entrada
A frecuencias bajas la señal de salida es prácticamente idéntica a la señal de entrada,
pero según subimos la frecuencia de la señal de entrada, la forma de onda de la señal de
salida empieza a variar poco a poco.
Cuando la frecuencia de la señal de entrada se acerca a la mitad de la frecuencia de
muestreo la diferencia es máxima .
A partir de ahí, según se aumenta la frecuencia de la señal de entrada, va
disminuyéndose la frecuencia de la señal de salida, llegando un momento en el que, en
la salida, la frecuencia es 0. Esto ocurre cuando la frecuencia de la señal de entrada es
igual a la frecuencia de muestreo. Si se aumenta aún más la frecuencia de la señal de
entrada, va aumentando la frecuencia de la señal de salida, hasta que a la entrada la
frecuencia es un múltiplo de la mitad de la frecuencia de muestreo, donde en la salida se
tendrá la misma señal que con una frecuencia de la mitad de la de muestreo a la entrada.
Este efecto se repite periódicamente.
También se va atenuando la amplitud de la señal de salida según aumenta la frecuencia
de la señal debido al filtro paso-bajo colocado para eliminar las componentes
frecuenciales mayores de 4KHz. A la frecuencia de 4KHz la amplitud de la señal es la
mitad de la que debería ser.
b) Comportamiento ante variaciones de la frecuencia de muestreo
Al disminuir la frecuencia de muestreo, para que la señal de salida siga siendo parecida
a la de entrada, ésta deberá ser de una frecuencia menor de manera que se siga
cumpliendo que la frecuencia de muestreo sea mayor que la frecuencia de Nyquist.
Si por el contrario aumentamos la frecuencia de muestreo podríamos llegar a superar los
límites de funcionamiento de los circuitos Sample & Hold y ADC. En el caso del ADC
lo que pasaría es que el circuito no tendría tiempo suficiente para finalizar la conversión
de un valor de la señal antes de que llegase el siguiente. Por otra parte, el límite que
introduce el S&H se debe a que no sería capaz de alcanzar el valor real de la señal desde
que entra en modo Sample hasta que vuelve a pasar a modo Hold.
c) Comportamiento ante variaciones de la forma de la señal de entrada
Al variar la forma de onda de la señal de entrada añadimos componentes frecuenciales
que pueden estar por encima de la frecuencia máxima de funcionamiento del circuito. Si
estas componentes no son significativas la señal de salida será prácticamente idéntica a
la de entrada, sin embargo, si las componentes frecuenciales que superan la frecuencia
máxima de funcionamiento del circuito son significativas entonces habrá diferencias
entre la señal de entrada y la de salida.
3.- Subsistema de conversión digital / analógico
El subsistema de conversión digital / analógico se encargará de transformar un código
digital en una señal analógica. Esta transformación se llevará a cabo mediante un
circuito conversor DAC, al que le llegue el código a convertir, y dando a la salida
diferentes corrientes, dependiendo del código que haya en la entrada del circuito.
Mediante un amplificador operacional, se transforma esta corriente en una tensión a la
salida del subsistema.
También se le resta 1V a la señal de salida proporcionada por el ADC junto con el
operacional para ajustar la salida a las especificaciones del sistema.
a) Esquema del subsistema
5V
 2.1mA  2mA
2.4 K
Rs  Iref
Rs Rs  Iref
Rs  Iref
Vs 
 C   5V 

 C   0.98V 
 C   1V
256
R1
256
256
Para un código [C] = 255 tenemos que obtener una salida igual a 1V, con lo que
despejando Rs obtenemos un valor para ésta igual a 1KΩ.
Obtendremos valores de Vs entre -1V (para [C] = 0) y +1V (para [C] = 255), con lo que
cumplimos las especificaciones del diseño.
Iref 
b) Descripción de los componentes utilizados
Los componentes utilizados para esta parte del circuito son:
- DAC0800: El conversor digital / analógico. Es la parte fundamental del subsistema.
- Operacional 741 junto con una resistencia de 1K y otra de 5K1: Se usa para
transformar la corriente variable del DAC en una tensión de salida y para ajustarla a la
especificada por el diseño.
- Dos resistencias de 2K4: Sirven para establecer la Iref del DAC.
c
La salida del DAC es de I  Iref 
256
Con una Iref típica de 2mA y utilizando una resistencia de 1K de realimentación del
operacional, la tensión de salida quedaría situada entre 0V y 2V. Para que la tensión de
salida Vs esté comprendida entre +/- 1 V, el amplificador operacional funcionará como
un sumador-inversor. A la señal que obtenemos del DAC le restamos la corriente
obtenida de conectar la resistencia de 5K1 entre la entrada inversora del operacional y
los 5 V de la tensión de alimentación, de manera que Vs cumple las especificaciones.
c) Tiempo de establecimiento de la salida del DAC
Éste tiempo de conversión es prácticamente nulo. Según las hojas de características del
DAC es de 100 ns. Cuando se intenta hacer la medida en el circuito real, si se mide la
diferencia de tiempos desde que el contador que se coloca a la entrada pasa de su valor
más alto al más bajo, se obtiene un resultado de 100us. Éste tiempo no es el tiempo de
establecimiento de la salida del DAC, en realidad este retardo es debido al slew rate del
operacional, que no es capaz de seguir a la señal. Éste efecto se termina de entender
cuando, al intentar medir el establecimiento de la señal de salida del DAC frente a una
señal de entrada sinusoidal no observamos un retardo apreciable.
4.- Subsistema de conversión analógico / digital
El subsistema de conversión analógico / digital se encargará de transformar una señal
analógica en un código digital. Esta acción la llevará a cabo un circuito conversor ADC
al que le llegará la señal analógica, previamente acondicionada para que cumpla las
condiciones de funcionamiento del conversor.
Esta transformación de la señal consta de dos etapas diferenciadas: La primera etapa
trata de mantener valores de la señal constantes durante un periodo de tiempo, para que
el valor a la entrada del ADC permanezca constante mientras dure la conversión. Esta
labor la lleva a cabo un circuito Sample & Hold.
La segunda etapa consta de dos amplificadores operacionales. El primero de ellos
atenúa la amplitud de la señal y le resta 1 V, con lo que a su salida hay una señal cuya
amplitud está comprendida entre 0 V y -2 V. El segundo operacional invierte la señal,
para que los valores que tome sean mayores que 0 V, cumpliendo con las
especificaciones de funcionamiento del ADC. La señal obtenida a la salida del segundo
operacional es la señal que debe convertir el ADC.
a) Esquema del subsistema
Ajustando los potenciómetros R7 y R8 hacemos que las salidas de los operacionales
OP3 y OP4 sean de 2 V y 1 V respectivamente.
El operacional OP1 está conectado en modo de sumador inversor. La salida del S&H se
ve multiplicada por una ganancia de –R3/R1 = ½ y la del operacional OP3 por una
ganancia de –R2/R3 = ½
La salida del operacional OP1 pasa por el operacional OP2 que está conectado como un
amplificador inversor de ganancia –R5/R4 = 1
La salida del operacional OP2 se conecta a la entrada Vin+ del ADC
La relación entre la señal de entrada al ADC y la de salida del S&H es de:
1
Ve ADC  Vs S & H  2V 
con lo que la tensión que va a convertir el ADC va a tomar
2
valores entre 0V y 2V.
El reloj del ADC está formado por una resistencia de 5,1KΩ y por un condensador de
1
 1.19MHz
150pF que proporcionan una frecuencia de trabajo de f ADC 
1.1  R6  C 2
b) Descripción de los componentes
Los componentes utilizados para esta parte del circuito son:
- ADC0804: Este circuito es el encargado de transformar la señal de entrada en un
código digital.
- LF398: Este es un circuito Sample & Hold que va a mantener la señal de entrada
al ADC constante mientras éste convierte.
- Dos operacionales LM741: Son los encargados de ajustar los valores de
amplitud de la señal de entrada para que estén dentro de los límites de
funcionamiento del ADC.
- Un operacional LM741 junto con un potenciómetro: Se encargan de generar una
señal de 1 V que sirve para indicar al ADC entre qué valores de tensión va a
estar comprendida su señal de entrada.
- Un operacional LM741 junto con un potenciómetro: Su función es la de generar
una señal continua de 2 V, que sirve como señal de entrada Logic del S&H. Este
valor de tensión también es usado por los operacionales encargados de ajustar la
tensión de entrada de la señal a los límites de funcionamiento del ADC.
c) Tiempo de conversión del ADC
El tiempo de conversión del ADC viene dado no solo por el propio ADC, sino también
por la señal de control, que se encarga de establecer el momento en el que el ADC
convierte. Esto hace que el tiempo de conversión sea constante e igual a 100us.
5.- Señal de control
La señal de control va a ser la encargada de indicar al ADC el momento en el que debe
convertir, y el momento en el que el S&H debe mantener constante el valor de la señal
de entrada. De esta manera ambos circuitos estarán sincronizados. Gracias a esta
sincronización, la frecuencia de la señal de entrada puede ser mayor que si no estuvieran
sincronizados, pues el ADC no tendrá problemas para terminar de convertir, ya que el
valor de la señal en su entrada no cambiaría durante la conversión.
El tiempo en el que la señal de control está a nivel alto tiene que permitir que el ADC
termine de convertir. Como la frecuencia de reloj del ADC es de 1.19MHz y el ADC
tarda en realizar la conversión un máximo de 73 ciclos de reloj esto nos indica que el
tiempo en el que la señal de control tiene que estar a nivel alto ha de ser al menos 62us.
El tiempo en el que la señal de control está a nivel bajo ha de permitir al S&H alcanzar
la señal de entrada. Este tiempo, según las hojas de características del S&H es menor a
10us con una Ch = 10nF.
Ya que la frecuencia de muestreo del sistema ha de ser de 8Khz, es decir, la frecuencia
de muestreo tiene un periodo de 125us, podemos satisfacer estos valores. Se ha optado
por un tiempo a nivel alto igual a 100us y un tiempo a nivel bajo igual a 25us. Los
valores reales de estos tiempos varían respecto a los teóricos debido a las limitaciones
que producen los valores discretos de resistencias disponibles en el mercado.
a) Esquema del subsistema
El circuito funciona en modo aestable con un tiempo a nivel alto igual a:
t H  0.693  Ra  Rb   C1  99ns  100ns y un tiempo a nivel bajo igual a:
t L  0.693  Rb  C1  23ns
Esto nos produce una señal con un periodo T con un valor igual a 123ns, es decir, una
señal con una frecuencia de 1/T = 8.1KHz
b) Descripción de los componentes utilizados
-
Circuito 555: Este es el componente principal para generar la señal de control.
Se ha usado como circuito aestable.
Conjunto de resistencias y condensadores: Ra = 11K, Rb = 3K3, C1 = 10nF
C2 = 10nF
6.- Filtrado de reconversión
Es aconsejable colocar un filtro paso bajo a la salida del circuito. ¿?
a) Ancho de banda del filtro
El ancho de banda del sistema es de 4KHz, con lo que no interesa que haya
componentes frecuenciales mayores que esos 4KHz. Esto se consigue colocando el polo
del filtro justo a esa frecuencia. Sabiendo que la frecuencia a la que se sitúa el polo es:
1
fp 
R C
Un problema que conlleva esta solución es que justo a la frecuencia del polo se produce
una atenuación de la señal de entrada de 3dB, es decir, la señal se ve divida por dos.
Los componentes utilizados han sido una resistencia de 225kΩ y un condensador de
220pF.
Las medidas realizadas en el laboratorio sitúan el polo en los 4KHz, tal y como se
deseaba.