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ELECTROMAGNETISMO EN ESTADO SOLIDO 2
Trabajo Práctico:
Compuerta NAND con
transistores CMOS
Profesor: Carlos Vallhonrat
Alumno: Laterra Ezequiel
ELECTROMAGNETISMO EN ESTADO SOLIDO 2
1. Circuitos Integrados CMOS
La sigla CMOS corresponde al término dado en ingles a los circuitos que utilizan
transistores MOS en forma complementaria (Complementary Metal Oxide
Semiconductor), es decir, ocupan un transistor de canal N junto a un transistor
de canal P. El termino MOS es una versión reducida del termino completo,
MOSFET, que significa Metal Oxide Semiconductor Field Effect Transistor.
1.1
Características de operación y desempeño
En esta sección se describen las características generales de operación de los
circuitos integrados digitales CMOS. Con especial énfasis se tratan los circuitos
HCMOS (High speed CMOS), de la serie 74HCXX, por ser los mas utilizados
actualmente. Su velocidad es comparable con los integrados de la serie
Schottky TTL de bajo consumo, (74LSXX).
1.1.1 Voltaje de alimentación
Los circuitos bipolares TTL requieren una alimentación de +5 volts, tolerando
solo una pequeña desviación de +5%. Los circuitos CMOS en cambio, permiten
un rango de alimentación mayor, de +2 a +6 volts para las series HC y AC, y de
+3 a +15 volts para las series 4000 y 74CXX. Sin embargo, existen dos series
CMOS, la HCT y la ACT, que han sido diseñadas para ser compatibles con los
circuitos TTL y por lo tanto requieren una alimentación de +5 volts.
1.1.2 Velocidad y potencia
En los circuitos CMOS la disipación de potencia en reposo es cero y aumentan
linealmente con la frecuencia de operación. Pero a máxima velocidad los
CMOS funcionan a la misma potencia que los TTL. El bajo consumo de los
CMOS en condiciones de baja frecuencia los hace atractivos en sistema
portátiles, teléfonos celulares, Tablet entre otros.
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1.1.3 Inmunidad al ruido
Otra característica muy importante es la inmunidad al ruido
1.1.4 Carga
Los CMOS trabajan con carga capacitiva, esto se debe a que las entradas
corresponden a compuertas de transistores MOS, que son puramente
capacitivas, o sea, para los CMOS las limitaciones de velocidad están
determinadas por los tiempos requeridos para cargar y descargar las
capacidades inherentes a estos transistores. Cuando la compuerta de salida
esta a nivel H, la capacidad dela compuerta de entrada se carga a través de la
resistencia interna de la compuerta de salida. Cuando la compuerta baja a
nivel L, la capacidad de entrada se descarga.
Al agregar mas CMOS ala salida de una compuerta, la capacidad total
aumentada por estar estas en paralelo. Consecuentemente, se incrementan
los tiempos de carga y descarga reduciendo de esta forma la frecuencia
máxima a la que puede operar el circuito. Por este motivo, el fan-out de un
circuito CMOS esta limitada por la frecuencia máxima de operación. Mientras
menor sea el número de entradas conectadas a una salida, mayor será la
frecuencia a la que podrá operar el circuito
Las excelentes características de operación que presentan los integrados
digitales CMOS en cuanto a la corriente de reposo prácticamente nula, a la
variación de la salida entre 0 y el voltaje de la fuente de alimentación, a la
buena inmunidad al ruido. En aplicaciones donde se requiere alta densidad
(memorias, microprocesadores) los fabricantes prefieren los circuitos NMOS
(solo con transistores de canal N).
1.2
Funcionamiento de CMOS
Para entender el funcionamiento de los circuitos integrados CMOS, es
necesario estudiar primero el funcionamiento de los transistores de efecto de
campo MOS. Aunque estos dispositivos difieren considerablemente de los
transistores BJT tanto en su construcción como en su funcionamiento,
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operando en conmutación el comportamiento de ambos es similar.
Considerando el caso ideal, los 2 funcionan como interruptores abiertos o
cerrados, dependiendo del valor de sus entradas.
1.2.1 Estructura y funcionamiento del transistor MOS
El transistor MOS es un dispositivo de 3 terminales en el cual flujo de corriente
entre 2 de ellos, drenaje y fuente, es controlado fundamentalmente por el
voltaje aplicado en el tercer terminal llamado compuerta.
El substrato puede ser de silicio tipo P o de tipo N. El drenaje y la fuente (D y S)
son zonas muy dopadas con impurezas de tipo contrario a la del substrato. La
compuerta (G) está formada por una capa de poli silicio muy dopada (de tipo
N). Entre esa capa y el substrato existe una capa de oxido de silicio (SIO2)
material de excelentes propiedades aislantes. Si el substrato es de TIPO P, o de
tipo N hablaremos de MOS canal P o MOS canal N.
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1.2.2 Funcionamiento
Mosfet canal N
Si el voltaje de la compuerta VGS, es 0 o negativo la corriente Id es cero, sin
importar el valor de VDS. Esto se debe a 2 junturas PN polarizadas en inversa
entre drenaje y fuente. Si en cambio aplicamos una tensión positiva en VGS, se
acumularan cargas negativas en la zona del sustrato bajo la compuerta (zona
de cargas P huecos). Si VGS es suficientemente grande, estas cargas negativas
formaran un canal conductor que permitirá la circulación de corriente entre
drenaje y fuente.
Si en forma simultánea VDS es positiva, los electrones circularan desde fuente
a drenaje. Como la corriente eléctrica se define como el desplazamiento de
cargas positivas diremos que ID fluirá desde el drenaje a la fuente hasta que la
juntura sature.
Podemos decir entonces que en estas condiciones el transistor esta
conduciendo o está en ON. Contrariamente cuando la tensión VGS = 0 el
dispositivo no conduce, o sea, está en OFF.
Para el caso de mosfet de canal P funcionan en forma similar, pero con todas
las polaridades al revés del MOSFET de canal N.
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1.2.3 Funcionamiento para cada caso
2.
Compuertas Lógicas
En el presente trabajo práctico se presentara una compuerta NAND. Esta
compuerta está compuesta por una compuerta AND y una compuerta NOT.
Su representación y su tabla de verdad es la siguiente.
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2.1
Diagrama compuerta NOT con transistores MOSFET
2.2
Modo de funcionamiento
El transistor superior es un MOSFET canal P. Cuando el canal (sustrato) se hace
más positivo que la puerta (puerta negativa en referencia al sustrato), el canal
es mayor y la corriente se permite entre la fuente y drenaje. Por lo tanto, el
transistor de arriba está activado.
El transistor de bajo, que tiene cero de la tensión entre la puerta (G) y el
sustrato (fuente), está en su modo normal: fuera. Así, la acción de estos dos
transistores son tales que el terminal de salida del circuito de puerta(G) tiene
una conexión sólida a Vdd y una conexión muy alta resistencia a tierra. Esto
hace que la salida de "alto" (1) para el "bajo" (0) en estado de la entrada.
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Ahora bien, el transistor inferior (N-canal) está saturado ya que tiene
suficiente voltaje de la polaridad aplicada entre puerta (G) y sustrato (canal)
para encenderlo (positivo en la puerta, negativo en el canal).
El transistor superior, después de haber 0V aplicado entre su puerta y el
sustrato, es en su modo normal: apagado. Así, la salida de este circuito de
puerta es ahora "baja" (0). Claramente, este circuito muestra el
comportamiento de un inversor, o puerta NOT.
2.3
Compuerta NAND con CMOS
Observe cómo los transistores Q 1 y Q 3 de la figura de acontinuacion, se
asemejan a los conectados en serie par complementario del circuito
inversor. Ambos son controlados por la misma señal de entrada (entrada A), el
transistor superior se apaga y el transistor inferior se enciende cuando la
entrada es "alta" (1), y viceversa.
Nótese también cómo los transistores Q 2 y Q 4 están controlados de forma
similar por la misma señal de entrada (entrada B), y la forma en que también
exhiben el mismo comportamiento de encendido / apagado de los niveles
lógicos de entrada mismos.
Los transistores superiores de ambos pares (Q 1 y Q 2) tiene sus terminales
fuente y drenaje en paralelo, mientras que los transistores inferiores (Q 3 y
Q 4) están conectados en serie. Lo que esto significa es que la salida va a ir
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"alto" (1) si se satura el transistor, y saldrá a "bajo" (0) sólo si ambos
transistores van a corte
Se mostraran todos los estados posibles de la tabla de verdad de una
compuerta NAND de 2 entradas.
Primer Estado
Input A
0
Input B
0
Output
1
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Segundo Estado
Input A
0
Input B
1
Output
1
Tercer estado
Input A
1
Input B
0
Output
1
Cuarto Estado
Input A
1
Input B
1
Output
0
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TRABAJO PRÁCTICO:
Realizar una compuerta NAND como se muestra en la figura.
Para realizarla se necesita una compuerta OR y y compuertas NOT,
pero a su vez la compuerta OR está formada por una NOR + Una
NOT. Asi que el circuito estaría completo con 3 compuertas NOT y
una compuerta NOT
COMPUERTA OR CON CMOS
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COMPUERTA NOT CON CMOS
CIRCUITO COMPLETO REALIZADO CON WORKBENCH
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Otra forma mucho más sencilla de hacer una compuerta NAND con
transistores MOSFET es la siguiente
Este circuito es equivalente al circuito anterior.