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TÉCNICAS AVANZADAS EN CIRCUITOS
LÓGICOS CMOS
Responsable:
Dra. Alicia Vera Marquina
Diseño Digital Avanzado
Universidad de Sonora, 2016
Colaboradores:
Roberto Gómez Fuentes, Alejandro García Juárez, Armando G. Rojas
Hernández, J. R. Benito Noriega Luna, Dainet Berman Mendoza, Luis A.
García Delgado, Ana Lilia Leal Cruz
Análisis de las Compuertas
Lógicas CMOS
Unidad 1
Características en DC del inversor CMOS
O Para caracterizar un circuito lógico digital se necesitan dos
tipos de análisis:
O Análisis en DC
O Vin vs. Vout
O Análisis Transitorio
O Vin(t) Vout(t)
La curva característica de transferencia de
voltaje (VTC)
O Es una gráfica de Vout contra Vin.
O Se obtiene variando el voltaje de entrada Vin desde 0 V hasta VDD y
encontrando el voltaje de salida Vout.
VSGp  VDD  Vin
VGSn  Vin
O Mn estará en corte mientras Vin ≤ VTn. Al incrementarse Vin la curva baja
ya que el voltaje de entrada apaga al nFET mientras el pFET todavía está
conduciendo.
O Mp se apagará cuando Vin ≥ VDD-|VTp|.
 Los rangos de voltaje que definen los niveles lógicos 0 y 1 se encuentran en
los puntos con pendiente -1 de la VTC.
 El voltaje de entrada que define el nivel lógico 1 es
 VIH ≤ Vin ≤ VDD
 El margen de ruido se define como:
VNM H  VOH  VIH
VNM L  VIL  VOL
 El margen de ruido da una medición cuantitativa de qué tan estable son las
entradas con respecto a la señal de interferencia electromagnética
acoplada.
 El punto intermedio de la VTC es VM, el cual se define como el punto donde
la VTC intersecta la línea de ganancia unitaria que se define como Vout = Vin =
VM.
Vsat  VGSn  VTn
Vsat  VM  VTn
Donde Vin=VGS=VM en la segunda línea. El voltaje VDS = Vout = VM
VDSn Vsat  VM  VTn
Lo cual dice que Mn debe estar saturado. El mismo argumento es aplicado al
pFET donde VSGp = VSDp
Usando la ecuación de corriente de saturación del capitulo anterior da
n
2
VM  VTn 
2

p

V
2
DD
Dividiendo por βp y tomando la raíz cuadrada:
 VM  VTp

2
………..(*)
n
(VM  VTn )  VDD  VM  VTp
p
Utilizando algebra tenemos el voltaje de punto medio como
n
V
 p Tn
VDD  VTp 
VM 
1
n
p
Esta ecuación muestra que
W
K ´n 
n
L

p
W
K´p
L


n


p
K ´n
2a3
´
Kp
Este efecto tiene un significante efecto en la elección del tamaño de los
transistores y los tipos de circuitos que estamos usando en diseños avanzados
VLSI.
K ´n  n

r
K´p p
Donde r es la razón de movilidad introducida en el capitulo 5
 Un inversor simétrico es aquel que tiene rangos similares de voltaje que
definen los niveles lógicos 0 y 1.
 Esto se logra escogiendo VM = 0.5 VDD
o
1
VM  VDD
2
En la ec. *
Rearreglando da la ec.
1
 n  2 VDD  VTp

 p  1 V V

DD
Tn
2





2
Esto permite computar el tamaño del transistor para esta elección particular de
VM. Notar que VTn = |VTp|, entonces un diseño simétrico requiere que
n   p
Ejemplo:
Considerar un proceso CMOS con los siguiente
parámetros
k´n = 140 µA/V2
k´p = 60 µA/V2
VTn = +0.70 V
VTp = -0.70 V
Con VDD= 3.0V
Encontrar el voltaje de punto medio de inversor VM
Respuesta: Considerar el caso donde βn = βp para verificar que es un diseño
simétrico
VM 
3  0.7  1(0.7)
 1.5V
1 1
VM es ½ del valor de la fuente de voltaje. Entonces considerar
W
K ´n 
n
L

p
W
K´p
L


n  1


p
K ´n  W   140  W 
W 
W 
   ´   
   2.33 
 L  p K p  L  n  60  L  n
 L n
Esto demuestra que el pFET debe ser aproximadamente 2.33 veces más grande
que el nFET.
Ahora cuando: (W/L)n = (W/L)p
 n k´n

 2.33
 p k´ p
Así el voltaje de punto medio está dado por
VM 
3  0.7  2.33 (0.7)
 1.33V
1  2.33
Ejercicio: Un inversor CMOS es construido en un proceso donde
k´n = 100µA/V2
VTn = +0.70 V
k´p = 42 µA/V2
VTp = -0.80 V
Con VDD= 3.3V. Encontrar el voltaje medio VM si (W/L)n = 10 y
(W/L)p = 14
En la figura se ilustra la diferencia del layout entre un inversor que usa dos
estilos de diseño.
En (a) el pFET tiene una ancho de Wp ≈ 2Wn, que da VM cerca de (VDD/2)
En (b) el tamaño de los transistores es igual. Y VM < (VDD/2)
Al nivel físico, el tamaño del dispositivo contenido en la razón (βn/βp)
determina los puntos de conmutación.
En general, incrementando (βn/βp) decrementa el valor del voltaje medio VM
Características de conmutación del Inversor
O Sistemas digitales requieren que compuertas lógicas introduzcan una
mínima cantidad de retardo de tiempo cuando cambia la entrada
O La transición de salida 1 a 0 introduce un retardo Fall time de tf
O El cambio de salida 1 a 0 es descrito por el rise time tr
Modelo equivalente RC para el inversor CMOS
 En un cambio lógico, cualquier compuerta lógica debe manejar otra
compuerta, o arreglo de ellas.
 El número de compuertas es especificado por el fan-out del circuito.
El fan-out actúa como una carga al circuito manejador por su
capacitancia de entrada Cin.
Cin  CGp  CGn
CL  3Cin
Cout  CFET  CL
CFET  CDn  CDp
Ejemplo: Encontrar las capacitancias en la compuerta NOT
mostrada en la figura, las dimensiones están en unidades
de micras.
CGp  (2.70)(1)(8)  21.6 fF
CGn  (2.70)(1)(4)  10.8 fF
C p  C j Abot  C jsw psw  24.10 fF
CDp 
21.6
 24.10  34.9 fF
2
Cn  C j Abot  C jsw psw  10.15 fF
CDn 
10.8
 10.15  15.55 fF
2
CFET  CDp  CDn  50.45 fF
Cout  50.45  CL
CL también en fF
Cálculo del tiempo de bajada (Fall Time 𝒕𝒇 )
Cuando el Vin cambia de 0 a VDD al tiempo =0. Vout = VDD.
Cuando la entrada conmuta, el nFET se activa mientras que el
pFET se encuentra en corte.
Esto da un circuito de descarga como el de la figura. El capacitor
Cout es inicialmente cargado a un voltaje VDD, y se descarga a 0V a
través de la resistencia Rn del nFET
Para el voltaje de salida Vout(0) = VDD :
𝑉𝑜𝑢𝑡 (𝑡) = 𝑉𝐷𝐷 𝑒
−𝑡
𝜏𝑛 = 𝑅𝑛 𝐶𝑜𝑢𝑡
𝑡𝑛
Constante de tiempo en
segundos
El tiempo de bajada es tradicionalmente definido como el
intervalo de tiempo de V1 = 0.9 VDD a V0 = 0.1 VDD, el cual es
respectivamente conocido como el 90% y el 10% del voltaje VDD.
Rearreglando:
𝑉𝐷𝐷
𝑡 = 𝜏𝑛 𝑙𝑛
𝑉𝑜𝑢𝑡
Permite calcular el tiempo t necesario para bajar a un voltaje
particular Vout de la gráfica:
𝑡𝑓 = 𝑡𝑦 − 𝑡𝑥
𝑡𝑓 = 𝜏𝑛 𝑙𝑛
𝑉𝐷𝐷
𝑉𝐷𝐷
− 𝜏𝑛 𝑙𝑛
0.1𝑉𝐷𝐷
0.9𝑉𝐷𝐷
𝑡𝑓 = 𝜏𝑛 𝑙𝑛 9
Donde hemos usado la identidad
𝑎
ln 𝑎 − ln 𝑏 = 𝑙𝑛
𝑏
Entonces el tiempo de bajada del circuito sería :
𝑡𝑓 ≈ 2.2𝜏𝑛
El tiempo de bajada de salida en una compuerta digital lógica es
usualmente llamado el tiempo de alto a bajo de salida y es
idéntico al valor:
𝑡𝐻𝐿 = 𝑡𝑓
Cálculo del tiempo de subida (Rise Time 𝒕𝒓 )
Cuando el voltaje de entrada está a Vin = VDD y conmuta a Vin = 0V;
al tiempo = 0.
Cuando la entrada conmuta, el pFET se activa mientras que el
nFET se encuentra en corte.
Así el circuito simplificado de carga como en la figura (a).
El voltaje de salida a t = 0 es Vout(0) = 0V.
Resolviendo y aplicando la condición inicial tenemos:
𝑉𝑜𝑢𝑡 (𝑡) = 𝑉𝐷𝐷 1 − 𝑒
𝜏𝑝 = 𝑅𝑝 𝐶𝑜𝑢𝑡
−𝑡
𝑡𝑝
Constante de tiempo en
segundos
El tiempo de subida es tomado entre 10% y 90% y el del voltaje
VDD.
𝑡𝑟 = 𝑡𝑣 − 𝑡𝑢
𝑡𝑟 = 𝜏𝑝 𝑙𝑛 9 ≈ 2.2𝜏𝑝
Tiene la misma forma que el tiempo de bajada debido a la
simetría de los circuitos de carga y descarga.
El tiempo de subida es idéntico al tiempo de bajo a alto de
salida 𝑡𝐿𝐻 .
𝑡𝐿𝐻 y 𝑡𝐻𝐿 representan las cantidades más cortas de tiempo
necesarias para que la salida cambie de un voltaje 0 lógico a un
1 lógico, o de un 1 a un 0 lógico, respectivamente.
Vamos a asumir que la entrada es una onda cuadrada con un
periodo de T segundos, tal que el voltaje es 0 para (T/2) y VDD
para un intervalo de tiempo (T/2). Entonces definimos la
frecuencia máxima de señal como
𝑓𝑚á𝑥 =
1
1
=
𝑡𝐿𝐻 + 𝑡𝐻𝐿 𝑡𝑟 + 𝑡𝑓
Si la frecuencia excede fmáx, el voltaje de salida de la
compuerta no tendrá suficiente tiempo para estabilizarse al
valor correcto.
Ejemplo:
Considerar un circuito inversor que tiene una razón de
aspecto de (W/L)n = 6 y (W/L)p = 8 en un proceso donde
𝑘´𝑛 = 150
𝑘´𝑝 = 62
𝜇𝐴
𝜇𝐴
𝑉2
𝑉2
𝑉𝑇𝑛 = +0.70𝑉
𝑉𝑇𝑝 = −0.85𝑉
Y usa un voltaje de VDD = 3.3 V. La capacitancia total de salida
se estima como Cout = 150 fF. Encontrar el rise and fall time
usando las ecuaciones anteriores.
Resultados:
𝑅𝑝 = 822.9 Ω
𝜏𝑝 = 123.43 𝑝𝑠
𝜏𝑟 = 271.55 𝑝𝑠
𝑓𝑚𝑎𝑥 = 2.42 𝐺𝐻𝑧
𝑅𝑛 = 427.35 Ω
𝜏𝑛 = 123.43 𝑝𝑠
𝜏𝑓 = 141.0 𝑝𝑠
El retardo de propagación
El tiempo de retardo de propagación tp es usado para estimar la
reacción de la entrada a la salida.
tpf es el fall time de salida del máximo nivel a la línea de voltaje de
“50%”, es decir de VDD a (VDD/2).
tpr es el rise time de propagación de 0V a (VDD/2)
Disipación de potencia
Una característica importante de CI CMOS es la potencia disipada por una
tecnica de diseño particular.
La corriente IDD fluyendo de la fuente de poder a tierra da una potencia
disipada de
Usualmente dividimos las corrientes en DC y dinámicas (o de conmutación)
La contribución DC se puede calcular examinando la curva de transferencia
producida en la figura
Idealmente, el flujo de corriente DC para este caso sería IDD=0, pero en
circuitos reales, existe una pequeña corriente de fuga. Denotado como IDDQ,
llamado la corriente de fuga en reposo.
Cuando Vin conmuta, el flujo de corriente alcanza un valor pico Ipeak a VM
La corriente IDDQ tiene un valor pequeño, típico de pA por compuerta.
Entonces PDC pequeño.
Para Pdyn, se usa un voltaje de onda cuadrada Vin(t).
La forma de onda tiene un periodo T correspondiente a una frecuencia de
conmutación de
Para calcular Pdyn, el evento de carga da Cout con un voltaje de Vout=VDD. Esto
corresponde a una carga eléctrica almacenada en el capacitor de
Cuando el capacitor es descargado a través del nFET, la misma cantidad de carga
se pierde. La potencia promedio disipada sobre un ciclo individual con periodo T
es
Sustituyendo Qe
Potencia de switcheo
Combinando los términos, la potencia total es
El cual será usualmente dominado por el término dinámico.
Ojo: Un circuito rápido disipa mas potencia que un circuito lento. Si doblamos la
velocidad de conmutación, la potencia dinámica se dobla.
Ejercicio: Simula el circuito de la figura 7.11 usando SPICE, Ejecuta ambos
simulaciones DC y transiente, asumiendo una carga externa de CL=100fF
Características DC: Compuertas NAND y NOR
Aquí examinaremos la relación entre tamaños de dispositivos y las transiciones
descritas por la VTC.
Análisis NAND
Primero analizaremos el caso donde los FETs tienen la misma razón de aspecto.
Vamos a examinar los resultados para encontrar VM para el caso de
conmutación simultánea.
Reemplazando los pares de transistores por su sencillo FET equivalente tenemos
Donde las transconductancias son (βn/2) y 2βp.
Ambos transistores están saturados, así las corrientes son
Tomando la raíz cuadrada en ambos lados y resolviendo para resultados de
voltaje del punto medio en la expresión
Para compuertas NAND de N-entradas con simultáneos puntos de
conmutación
Compuerta NOR
Para construir VTC, notar que Vout = VDD requiere que VA = VB = 0 V. Si
cualquier entrada o ambas conmuta a 1, entonces la salida dará Vout = 0V.
Las ecuaciones para corrientes de saturación usando los valores de
transconductancia efectiva da
La NAND y la NOR exhiben baja potencia de disipación DC de
Respuesta al Transiente de Compuertas NAND y NOR
El tiempo de conmutación transciente representa una limitante en el diseño
digital. Aquí examinaremos cómo la topología FET y el tamaño del dispositivo
afecta la operación de velocidad de la compuerta.
Tiempo de conmutación NAND2
La compuerta NAND2 de la figura tiene una capacitancia total de salida:
Representa las capacitancias parásitas internas del FET. Notar que hay
dos contribuciones de CDp ya que dos pFETs están conectados al nodo
de salida.
Diseño de redes lógicas
de CMOS de alta
velocidad
Unidad 2
Introducción
› En la Integración a muy gran escala (VLSI, del
inglés
Very-Large-Scale
Integration),
la
velocidad de un sistema está íntimamente
relacionado con la velocidad con la que
cambian de estado los circuitos lógicos.
› La tecnología moderna de CMOS es capaz de
fabricar MOSFETs con canales de longitudes
menores a 0.1um
› En este capitulo se estudia el diseño de
sistemas de alta velocidad y las técnicas para
seleccionar el tamaño de los transistores.
1. Retardos de compuertas
› El retardo del cambio de estado de la
compuerta lógica del CMOS se describe con
una expression lineal.
› En donde 𝐶𝐿 es la capacitancia de la carga. 𝑡𝑟 el
tiempo de subida y 𝑡𝑓 el tiempo de caída.
› Dadas las dimensiones y los parametros de
procesamiento, la ecuación permite analizar los
cambios de estado de la compuerta.
› Las especificaciones de la velocidad del sistema
deben conocerse para calcular los tiempos de
retardo de la compuerta.
› La unidad FET se expresa con “u” y su resistencia
equivale a la siguiente expresión:
› Mientras que las capacitacias estan dadas por:
› El tamaño minimo de un MOSFET se muestra en
la figura (a), mientras que en la figura (b) se
muestra un MOSFET de escala 3X. Tomando en
cuenta la escala (W/L)
› El MOSFET de escala 3X (m=3 FET) se rige de la
siguiente expresión:
› En donde m = 1,2,3… Y la resistencia y
capacitancia de la compuerta dependen de la
unidad FET:
› Para una m arbitraria, esto implica que las
capacitancias de la fuente (Source) y el drenaje
(Drain) son:
› Combinandolas con la formula de la resistencia
resulta:
Si el número de entradas de una
compuerta lógica es igual a N,
entonces:
Suponiendo un ejemplo con una
compuerta de un NOR2 con N=2
y m=1, se calculan los cambios
de estado como sigue:
Teniendo en cuenta que en este
ejemplo m=3 entonces la
capacidad de entrada se calcula
con la siguiente expresión:
Considerando que m=3, se
calculan los tiempos de retardo:
› Para calcular el retardo total de una red de
compuertas se analiza el siguiente ejemplo:
› La suma total de retardo, es la suma total del
tiempo de retardo de cada compuerta lógica:
› El tiempo de retardo de cada compuerta se
calcula con las ecuaciones anteriores:
› Por lo tanto el retardo total 𝑡𝑑 es igual a:
› Es importante notar que la expresión de 𝑡𝑑
cambia según las diferentes entradas de las
compuertas.
› De esta manera podemos determinar el tiempo
de retardo en las redes de compuertas.
2. Conducción de grandes
capacitancias de carga
Muchos de los factores más
importantes a estudiar en los
diseños de alta velocidad se
obtienen de las
características de retardo en
los circuitos inversores.
Si se considera la siguiente
compuerta NOT, se tiene una
capacitancia en la carga y las
características electricas de
𝛽𝑛 y 𝛽𝑝 . En este caso se
utiliza un diseño
simetrico(𝛽𝑛 = 𝛽𝑝 = 𝜷).
𝑊
𝐿
› Considerando que 𝛽 = 𝑘
, significa que las
dimensiones de ambos se relacionan de la
siguiente manera:
› En donde r es la tasa de movilidad:
› Como el umbral de voltaje es el mismo
(𝑉𝑇𝑛 = 𝑉𝑇𝑝 = 𝑉𝑇 ):
› Para una transición de 0 a 1 en la salida, el
voltaje es igual a:
› Para una transición de 1 a 0 en la salida, el
voltaje es igual a:
› En ambas expresiones, la constant del tiempo es
dado por:
› En donde 𝐶𝐹𝐸𝑇 es la capacitancia parásita
interna del FET.
› EL tiempo de retardo del cambio de estado
𝑡𝑠 = 𝑡𝑟 = 𝑡𝑓 , es:
› En donde 𝑡0 es el retardo sin carga y ∝ es la
pendiente de 𝑡𝑠 vs 𝐶𝐿 , y esta ultima es
proporcional a la Resistencia
› En donde el valor de 𝛽 puede proponerse para
satisfacer los requisitos
› Otro factor importante es la capacitancia de
entrada 𝐶𝑖𝑛 . Simplemente es la suma de las
capacitancias del nFET y el pFET:
› Con 𝐴𝐺𝑛 y 𝐴𝐺𝑝 , las áreas de los respectivos
dispositivos. O lo que es igual a la siguiente
expresión:
3. Esfuerzo lógico
› La escala de cascadas de compuertas lógicas ha
sido una técnica utilizada desde principios de
diseño de circuitos digitales con MOS/VLSI.
› El esfuerzo lógico caracteriza a las compuertas y
la manera en que interactúan en forma de
cascada, además provee técnicas para minimizar
el retardo.
› Permite realizar circuitos lógicos complejos con
el uso de compuertas estándares como NANDs y
NORs.
3.1 Definiciones básicas
En el siguiente
ejemplo se tiene un
diseño de 1X de
dimensión. Los
valores relativos de
las dimensiones son 1
y r.
El esfuerzo lógico g es
la relación entre la
capacitancia de
entrada y la de
referencia de la
compuerta:
En donde:
y
› Como ambos tienen la misma longitud de canal
L y 𝑊𝑝 = 𝑟𝑊𝑛 .
› Por lo tanto, el esfuerzo lógico del inversor 1X
es:
› El esfuerzo eléctrico h se define como la relación
de capacitancias:
› Donde 𝐶𝑜𝑢𝑡 es la capacitancia vista en la salida.
El retardo de tiempo absolute a través del
inversor se escribe como:
› En donde el factor k es la constante
multiplicadora.
› Para calcular el retardo total del trayecto D, se
suman los retardos individuales como en el
ejemplo siguiente de un inversor de dos etapas:
› En donde:
› Mientras que para calcular el esfuerzo electrico
H a lo largo de todo el trayecto se utiliza la
expresión que sigue:
› Que tambien puede expresarse con el siguiente
producto:
› Y al relacionarla con el retardo a lo largo de todo
el trayecto, la expresión queda como sigue:
3.2 Generalización
› El verdadero valor de la técnica de la eficiencia
lógica es que puede ser generalizada para incluir
compuertas logicas de CMOS.
› El primer paso para generalizer, es desarrollar
expresiones para el esfuerzo lógico g de
compuertas CMOS básicas.
› Todos los calculos se basan en inversores de
tamaño 1X. Los diseño smas simples son los que
mantienen simetría en sus dimensiones
(𝑅𝑛 = 𝑅𝑝 = 𝑅𝑟𝑒𝑓 ).
Para el actual circuito
simétrico 1X NAND de dos
etapas. El tamaño de los
pFET son r. Mientras que
los valores de los nFET son
denotados como 2. La
capacitancia de entrada
es:
Mientras que el esfuerzo
lógico es:
Para el actual circuito
simétrico 1X NOR2 de
dos etapas. El tamaño de
los pFET son 2r. Mientras
que los valores de los
nFET son denotados
como 1. La capacitancia
de entrada es:
Mientras que el esfuerzo
lógico es:
› Del ejemplo anterior, se puede hacer una
expresión general cuando se tienen NANDs o
NORs con entradas de pFETs con tamaño r en
paralelo y nFETs con tamaño n en serie. La
capacitancia se define entonces como:
› Y la eficiencias lógicas de NANDs y de NORs
como:
› Tomando en cuenta que 𝑑𝑖 = 𝑔𝑖 ℎ𝑖 + 𝑝𝑖 para N
etapas, el retardo total del trayecto D es:
› El esfuerzo lógico G se expresa como sigue:
› El esfuerzo eléctrico a lo largo del trayecto se
expresa como:
3.5 Ramificación
› Esta tecnica del esfuerzo lógico, a los trayectos que están
bien definidos.
› Cuando una compuerta comparte una o más
compuertas, la información del trayecto se divide y
debemos contar con la presencia de compuertas que no
están en el trayecto principal de la red.
› Para esto, se introduce el esfuerzo de ramificación b a
cada punto de ramificación:
› En donde 𝐶𝑝𝑎𝑡ℎ es la capacitancia en el trayecto
principal.
Podemos observar un
ejemplo de dos puntos de
ramificación en donde las
dos compuertas NOR2
agregan capacitancia a las
cargas de las compuertas
NAND2.
Se tiene que la
capacitancia total es igual
El esfuerzo total de las
a:
ramificaciones a lo largo del
trayecto es dado por el siguiente
producto:
En donde 𝐶𝑜𝑓𝑓 incluye
todas las capacitancias
que no contribuyen al
trayecto principal
En donde 𝑏𝑖 son los esfuerzos
indivituales de las ramificaciones
4 Drivers BiCMOS
› El BiCMOS es una tecnología modificada que incluye
transistores de union bipolar (BJT) en el circuito.
› En el diseño digital, las etapas de BiCMOS se usan para
conducir lineas grandes de capacitancia mas
eficientemente que con MOSFETs.
› La tecnología con BiCMOS es mas costosa que con CMOS
y los transistores bipolares tienen una inevitable caida
de voltaje intrinseca que los hace poco útiles con
aplicaciones de bajo voltaje.
› Existen dos tipos de BJTs, los npn y los pnp.
4.1 Descripción general del BJT
› Se presenta a continuación la simbología (a) y
estructura (b) de un transistor BJT de tres
terminales npn:
› La corriente del
colector es casi
igual a la del
emisor:
› Mientras que la
corriente del
emisor es igual a:
𝐼𝐸 = 𝐵𝐼𝐵
› En la siguiente figura se muestra una perpectiva
de la sección transversal de un BJT integrado.
Debido a que las capas requieren dimensiones
especiales para fabricar este dispositvo, los
drivers BiCMOS son mas costosos que los CMOS.
› La estructura general de los driver BiCMOS se
muestran a continuación:
› La tecnología CMOS
se utiliza para proveer
operaciones lógicas.
› El transistor Q1
provee la mayor salida
de voltaje, mientras
que Q2 realiza la
descarga de la
capacitancia y entrega
un estado de salida
bajo
› La estructura general de los driver BiCMOS con
circuito inversor se muestran a continuación:
› La operación NOT
es realizada por los
FETs Mp y Mn.
Mientras M1 y M2
proveen carga
desde las
terminales base de
Q1 y Q2.
› Esto hace que la
velocidad de
cambio de estado
sea mayor
› Para examinar el votaje de salida en el circuito
anterior se considera cuando el voltaje Vin=0 y
cuando Vin=VDD
› Cuando Vin=0, Mp se enciende,
mientras que M1 y Mn se apagan.
Mp y M1 forman un inversor, la
base de Q1 es igual a VDD y se
activa. El mismo voltaje enciende
M2, cuya tierra está conectada a
la base de Q2 lo cual bloquea su
conducción.
› El voltaje de salida VOH en este
caso es:
› Cuando el voltaje Vin=VDD:
› Ahora tenemos que Mp
está apagado mientras
que M1 y Mn están
encendidos. M1 se
conecta con la base de Q1
a tierra. Esto apaga a M2,
entonces Q2 es influido
por el voltaje de salida
alimentando a la base.
› El voltaje de salida VOL
sera:
Técnicas avanzadas de
circuitos lógicos CMOS
Unidad 3
Introducción
› Una variedad de diseños de circuitos CMOS han
sido publicadas que son muy utiles en el diseño
de redes de VLSI de alta velocidad.
› La mayoría de las técnicas avanzadas han sido
desarrolladas para resolver uno o más
problemas en diferentes aplicaciones.
› En este capitulo se estudian los ejemplos de
diseño de circuitos CMOS mas modernos e
importantes en el uso de VLSI.
1 Circuitos espejo
› Los circuitos espejo se basan en compuertas
logicas en serie-paralelo de alta velocidad y capa
uniforme.
› Un circuito espejo usa la misma distribución de
transistores para los nFET y los pFET.
› Las ventajas de este circuito es que se tienen
capas mas simetricas y tiempos mas cortos de
subida y de bajada.
› El siguiente es un circuito espejo XOR y su tabla
de verdad:
› El siguiente es un circuito espejo XNOR y su tabla de
verdad:
2 Pseudo-nMOS
› Como era importante que se distribuyera la
adopción de la tecnología CMOS utilizando FETs
de una sola polaridad, se diseñaron
microprocesadores con el uso de nFET
unicamente.
› Sin embargo, la teconolgía nMOS fue
abandonada debido a las elevadas disipaciones
de DC.
› Agregando una sola pFET en lugar de circuitos
con nFET unicamente, se produce una familia de
circuitos lógicos deominada pseudo-nMOS.
› La distribución básica de las compuertas
pseudo-nMOS se muestra a continuación:
› El arreglo funciona como un
switch entre f y la tierra.
Cuando el swicth se abre, el
pFET actúa como pull-up y la
salida f será igual al voltaje de
la fuente de voltaje VDD.
› Mientras que cuando el switch
se cierra, el nFET hace que el
arreglo actúe como pull-down y
la salida f será igual al voltaje
de la tierra (v=0)
› Se tiene un ejemplo de un pseudo-nMOS
inversor
› El voltaje de entrada es VDD.
› 𝐼𝐷𝑝 = 𝐼𝐷𝑛
› Si se asume que 𝑉𝑂𝐿 es muy
pequeño, entonces el pFET se
satura y el nFET opera en la region
de no saturación.
› 𝑉𝑂𝐿 se calcula como sigue con KCL:
› Se tienen dos ejemplos de pseudo-nMOS, uno
NOR2(a) y NAND2(b). En donde 𝛽𝑛 y 𝛽𝑝 son
valores para un inversor:
3 Circuitos de tres estados
› Generalmente un circuito de tres estados,
produce un voltaje de 0 y 1, sin embargo tiene
un tercer estado con impedancia alta Z, que
equivale a un circuito abierto.
› El control de la señal es
por medio de la entrada
En.
› Con En=0, la salida es el
tercer estado con f=Z.
› La operación normal es
con En=1.
3 Circuitos de tres estados
› Se muestra un circuito CMOS.
› Los FETs M1 y M2 son
dispositivos de tercer estado.
› La señal En negada, es aplicada
al pFET M1, mienras que En
controla M2.
› Con En=0, M1 y M2 se apagan y
la salida se aisla de la fuente y
de la tierra (alta impedancia Z).
› Con En=1, M1 y M2 se activan y
Mp y Mn actuan como
inversores.
Se muestra la estructura de
un circuito no inversor
(buffer) que se puede obtener
agregando un inversor
estatico a la entrada.
Debido a su amplio uso, las
librerias celulares
generalmente contienen
cantidades enormes de
circuitos de tres estados
inversores y no inversores.
4 CMOS con reloj
› La salida de una
compuerta estática es
valida siempre y cuando
los valores de las entradas
son validos y el circuito ya
está establecido.
› El poder real del diseño
digital se encuentra en los
circuitos lógicos con reloj
puesto que los sistemas se
encuentran sincronizados
y son secuenciales.
› Se muestra un ejemplo de
una compuerta 𝐶 2 𝑀𝑂𝑆
(con un tercer estado de Z)
controlada por dos relojes
denotados por 𝛷 y 𝛷.
› Cuando 𝛷=1, M1 y M2 se
activan y los dos FETs se
conectan con la salida.
› Cuando 𝛷=0, M1 y M2 se
apagan, y la salida de
impedancia elevada Z. Por
lo tanto los FETs no se
conectan con la salida.
› Se muestran dos ejemplos de circuitos con
CMOS, un NAND2(a) y un NOR2(b) controlados
por relojes.
› El esquema
es muy
parecido al
circuito de
tres estados
con el reloj
reemplazad
o en la señal
que cambia
los estados.
› Se muestran dos ejemplos de circuitos con
CMOS, un inversor(a) y un NAND2(b).
› Estos diseños
proveen un
acercamiento
de como se
deben
conectar las
entradas de
los
transistores
con las
salidas de
reloj.
5 Circuitos lógicos dinamicos de CMOS
› Una compuerta lógica dinámica usa
almacenamientos de carga y reloj que sincroniza
el flujo de datos.
› El calculo de los parámetros de estos circuitos es
por un corto periodo de tiempo y su diseño en
cierta medida sea complejo
› Sin embargo, requiere menos transistores y es
más rápido que con transistores en serie.
› Los circuitos lógicos dinámicos se basan en el siguiente
circuito. Cuando 𝛷=0, el circuito se precarga con Mp
encendido y Mn apagado. El capacitor se carga con VDD.
› Cuando 𝛷=1, el circuito está en modo de evaluación,
entonces Mp se apaga y Mn enciende.
› Si
Vout=0V,
entonces
f=0
› Si
Vout=VDD
, entonces
f=1
› Se muestra un
circuito dinámico
de una NAND3,
con tres FETs
conectados en
serie.
› Cuando 𝛷=1 a
salida equivale a
› En este caso Vout
se debe descargar
a lo largo de los
cuatro transistores
de Mn.
5.1 Lógica dominó
› La lógica de dominó de CMOS se logra agregando un
inversor estático a la salida de la compuerta dinámica.
› Los eventos de precarga y
evaluación también ocurren
solo que el capacitor 𝐶𝑋 se
encuentra intermedio.
› Cuando 𝛷=0 hay precarga y
𝑉𝑋 = 𝑉𝐷𝐷 . Entonces 𝑉𝑜𝑢𝑡 = 0𝑉
› Cuando 𝛷=1 hay evaluación. Si
el capacitor está cargado y
𝑉𝑜𝑢𝑡 = 0 la salida es un 0
lógico. Si el capacitor se
descarga y 𝑉𝑜𝑢𝑡 =𝑉𝐷𝐷 la salida es
un 1 lógico. 𝑉𝑜𝑢𝑡
› Se muestran dos circuitos no inversores que se utilizan al
inicio o al final de la cadena de dominó, una compuerta
AND(a) y una OR(b).
› En la
compuerta
AND, si a=b=1,
entonces se
descarga el
nodo interno a
0V, forzando la
salida logica a
1(VDD).
› En la OR, la
salida es 1 si
a=1 o b=1.
› Se muestra un ejemplo de
la estructura dominó de una
compuerta AND de tres
etapas
› Esta estructura es
equivalente a un circuito
dinamico NAND3 en
cascada hacia un inversor
estático
› De esta manera se preserva
la estructura de un circuito
lógico dinámico.
› En este ejemplo se muestra una red de tres etapas, en
donde cada una es conectada al mismo reloj 𝛷.
› Cuando 𝛷 = 0 los
capacitores C1, C2 y
C3 son cargados
simultaneamente
por VDD. Entonces
f1, f2 y f3 seran 0.
› Cuando 𝛷 = 1, el
circuito se va a modo
evaluación. Entonces
se produce el un
encendido en forma
de “dominó” de la
etapa 1 a la 3.
6 Redes lógicas de doble carril.
› Nos hemos concentrado en los circuitos lógicos de un solo
carril en donde las variables son 0 o 1. En los circuitos
lógicos de dos carriles, ambas variables 𝑥 y 𝑥 forman la
diferencia.
› En donde 𝑓𝑥 es el incremento en la velocidad de cambio. Si
se deriva:
› Mientras que 𝑥 aumenta, 𝑥 disminuye y viceversa. Así:
› La velocidad de switcheo es casi el doble que en un
circuito de un carril.
6.1 CVSL
› La mayoría de los circuitos CMOS de doble carril se
basan en la lógica de switches de voltaje con código de
cascada diferencial, cuyo acrónimo es CVSL.
› La estructura básica de un CVSL
se muestra en la figura.
› Dependiendo de las distintas
entradas (a, b, 𝑐, 𝑎, 𝑏 y 𝑐 ), se
accionan los switches de forma
alterna.
› Si Sw1 se cierra, f=0 y el lado
opuesto del candado es 𝑓 = 1.
› Si Sw2 se cierra, 𝑓 = 0 y
𝑉𝑙 = 𝑉𝐷𝐷 , entonces f=1.