Download multivibrador monoestable con compuerta logicas

MULTIVIBRADOR MONOESTABLE CON COMPUERTAS LÓGICAS
Un multivibrador monoestable, a veces llamado circuito de “un
disparo” produce un solo pulso de una duración fija después de recibir
un pulso de disparo en la entrada. Como implica su nombre, el
multivibrador monoestable solamente tiene un estado estable de salida
auto sustentado. El otro estado de salida es introducido
momentáneamente mientras se produce el pulso, y únicamente después
que la señal de entrada haya sido recibida. La duración del pulso de
salida esta determinada únicamente por las características del
multivibrador y no esta afectada por la duración del pulso de entrada.
Después de producir su pulso de salida, el multivibrador monoestable se
reinicia a si mismo y se prepara para recibir otro disparo de entrada.
Un multivibrador monoestable se forma conectando dos
compuertas NOR con un circuito RC simple, como se ilustra el la figura
nº 1. En principio, pueden utilizarse las compuertas NOR provenientes
de cualquiera de las familias lógicas, pero la simetría inherente y la
región bien delimitada de transición de las compuertas CMOS las hacen
ideales para este trabajo. Además, las terminales de entrada de la
mayor parte de las compuertas CMOS están protegidas mediante
circuitos limitadores de diodos que juegan un papel importante en la
operación del circuito monoestable. Suponemos que las compuertas
CMOS tienen características de transferencia de inversor bien definidas,
con niveles lógicos de VOH = VDD, VOL = 0, y un voltaje de transición
lógico (voltaje de entrada en el cual VOUT salta de VOH a VOL) de valor
VIC.
VDD
R
VIN
Pulso de
disparo de
entrada
momentáneo
C
1
V1
- + V2
VC
i=0
2
VOUT
FIGURA Nº 1
Multivibrador monoestable digital "un disparo" fabricado
a partir de dos compuertas NOR y de un circuito RC. Este último
es únicamente responsable de establecer la duración del pulso.
Antes de la llegada de un pulso de entrada, el circuito está en
reposo, con VIN = 0 y sin fluctuaciones de voltaje respecto al tiempo.
Bajo estas condiciones, el capacitor de temporización C se comporta
como un circuito abierto. Las terminales de entrada a la compuerta 2
están conectadas vía R a VDD, forzando la salida de la compuerta 2 a
baja. Teniendo tanto a VIN como a VOUT en bajo, las dos entradas a la
compuerta 1 también están en bajo, por lo que su salida es un alto
lógico. En este estado, ambos terminales del capacitor están a VDD de
forma que VC = 0.
Cuando la línea de entrada se hace alta, se inicia la función NOR
de la compuerta 1, haciendo que su salida sea baja (VI ≈ 0). Esta acción
“conecta a tierra” de manera momentánea el lado izquierdo del
capacitor de la figura nº 4. Dado que VC no puede cambiar
instantáneamente en este circuito, el voltaje V2, que es igual a V1 + VC,
también es conectado momentáneamente a tierra por el capacitor
descargado, haciendo en consecuencia que la salida de la compuerta 2
sea alta. Después de esta operación inicial de conmutación, el capacitor
empieza a cargarse hacia VDD a través del resistor R. en tanto se carga
de manera significativa, el valor bajo de V2 será suficiente para
mantener la salida de la compuerta 2 alta, manteniendo bajo el estado
de salida de la compuerta 1. El estado iniciado por VIN por tanto se
conservara en efecto incluso cuando VIN regresa a cero.
El estado del circuito justo después de que la señal de entrada alta
fuerza a V1 a bajo se muestra en la figura nº 5. El voltaje del capacitor
VC es inicialmente cero y empieza a cargarse de manera exponencial, de
acuerdo con la ecuación
VC = VDD(1 – e-t/RC)
ec. Nº 1
Note que la corriente hacia la compuerta 2 es cero, de forma que
toda la corriente que fluye a través de R fluye a través de C. cuando V2
se eleva al nivel del umbral lógico VIC de la compuerta 2, la salida de la
compuerta 2 regresa a cero, lo que significa el final del pulso producido
por el circuito. Si la señal de entrada VIN ha regresado a cero llegado el
momento en que la compuerta 2 conmute a bajo, la salida V1 de la
compuerta 1 NOR de nuevo se convertirá el alta. En este momento de la
secuencia, el voltaje del capacitor se habrá cargado al valor VIC, de tal
forma que V2 será igual a
V2 = V1 + VC = VDD + VIC
ec. Nº 2
Note que este V2 excede el voltaje de alimentación VDD. Con el
lado izquierdo del capacitor mantenido a VDD por V1, el capacitor se
descargara a través del lazo formado por R, la terminal de salida de la
compuerta 1 y VDD. Una vez que el capacitor se haya descargado
totalmente, el circuito llegara a su condición inicial de reposo con V1 =
VDD, VC = 0 y VOUT = 0.
V2
Salida de la compuerta
conmuta a bajo
VDD
VIC
VDD
Cargando
hacia VDD
R
i2 = 0
V2
t1
t3
iC
t
C
2
+
VC = 0 en t = 0
-
VOUT
FIGURA Nº 2
Estado del circuito monoestable después de la aplicación
de una señal de entrada VIN = 1 en t = t1. El voltaje del
capacitor se carga a VDD y alcanza el nivel de conmutación VIC de la
compuerta 2, llegado el momento t3. La corriente i2 que va a la
compuerta NOR CMOS es cero.
Se puede determinar con rapidez la duración T del pulso de salida
del multivibrador monoestable, calculando el intervalo de tiempo
requerido para que VC se cargue desde cero hasta el valor de VIC.
Sustituyendo a VC = VIC y a t = T en la ecuación nº 2 resulta
VIC = VDD(1 – e-T/RC)
ec. Nº 3
Resolviendo esta última ecuación en función del periodo de pulso T
nos da
T = -RCln(1 – VIC/VDD)
ec. Nº4
Si la compuerta 2 tiene una característica de transferencia
simétrica con VIC = VDD/2, la ecuación nº 4 se convierte en
T = -RCln(1 – 0.5) = RCln(2) = 0.69RC
ec. nº5
También se puede calcular el tiempo requerido para descargar el
capacitor y regresar al circuito a su condición de reposo. El estado del
circuito justo después de que la compuerta 2 conmuta a cero aparece en
la figura nº 3. Con el resistor y el lado izquierdo del capacitor al voltaje
VDD, el capacitor se descargara de acuerdo con la ecuación
VC = VIC e-t/RC
Salida de la
compuerta 1
ec. Nº 6
VDD
V1 = VDD
R
C
- +
VC = VIC
i2 = 0
2
VOUT
FIGURA Nº 3
Estado del circuito monoestable inmediatamente
después de que la compuerta 2 conmuta de regreso a
su estado de salida bajo, haciendo asi que V1 entre en su
estado de salida de lógica alta (V1 = VDD).
El capacitor se descarga hasta cero a través de R.
En la figura nº 4 aparecen gráficas de VC, V1, V2 y VOUT en función
del tiempo. En estas gráficas, el pulso de entrada sube en el tiempo
arbitrario t1 y baja algún tiempo después de t2; el pulso de salida sube
en t1 y baja en t3, donde T = t3 – t1 = 0.69 RC.
VIN + VOUT
V1
T
VDD
VDD
VOUT
t1
t2
t3
T
t
t1
t2
t3
(a)
(b)
VC
V2
VDD
VDD + VIC
VDD
Hacia VDD
T
VIC
VDD
T
VIC
t1
t
t2
t3
(c)
t
t1
t2
Compuerta 1
conmuta a alta
t3
(d)
FIGURA Nº 4
Gráficas de (a) vIN y VOUT; (b) V1; (c) VC; y (d) V2 en
función del tiempo. La señal de disparo de entrada pasa
a alto en el tiempo arbitrario t = t1 y cae a cero algún
tiempo después, en t2. La salida regresa a cero en t3,
donde t3 - t1 = T. Los valores de R y de C deberán
escogerse de forma que t3 › t2. El cambio de V2 en
t = t3 ocurre cuando V1 se conmuta a alto,
superponiendo un voltaje adicional VDD en serie con VC.
t
EJERCICIOS:
1). Demuestre que conectando el resistor R de la figura nº 1 a tierra, en
vez de a VDD, resulta un circuito de un disparo para el cual el alto lógico
es el estado de salida estable.
2). Calcule la duración del pulso de salida del circuito “un disparo” de la
figura nº 1, si la compuerta CMOS 2 es asimétrica con el voltaje de
umbral lógico igual a VIC = 2VDD/3. Repita para VIC = VDD/4.
Respuesta: 1.1 RC; 0.29 RC
3). Calcule la duración del pulso de salida del circuito “un disparo” de la
figura nº 1, si la compuerta 1 CMOS es asimétrica con un voltaje de
umbral lógico igual a VIC = 2VDD/3.
Respuesta: 0.69 RC