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Introducción al Diseño de CIs
Universitat Autònoma de Barcelona
Curso académico 2009-10
Elena Valderrama
Ingeniería Informática
Diseño de Circuitos Integra
ados I
Capítulo 4: Estilos de diseño y
costes asociados
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Diseño de Circuitos Integra
ados I
Introducción
Capítulo 4: Estilos de diseño y costes
asociados
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Capítulos
En este capítulo se estu
udian las distintas alternativas que ofrecen los fabricantes de CIs para la
implementación de los ASICs
A
dado que tienen una implicación importante en la fase de diseño.
Para ello es necesario previamente tratar algunos temas adicionales: Cómo se diseña y fabrica un
ASIC, y cuales son loss costes de cada uno de los pasos. El estudio de los costes permitirá
entender la razón de las distintas alternativas de diseño.
diseño
En este capítulo se estud
dian los siguientes puntos:
1
2
3
8
9
10
4
5
6
7
1. Flujo
o de diseño y fabricación de un ASIC
2. Estudio de costes
3. Estilo
os de diseño.
Introducción
Flujo de diseño y fabricación de un ASIC
Estudio de costes
Estilos de diseño
Full-custom
Standard-cells
Gate-arrays
FPGAs
Otras alternativas
Resumen del capítulo
Ingeniería Informática
B
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ados I
Flu
ujo
j de Diseño y Fabricación de un ASIC
Capítulo 4: Estilos de diseño y costes
asociados
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La figura 1 muestra en esquema
e
cómo se construye un ASIC, desde su concepción y definición de
especificaciones hasta la
a producción de un número elevado de chips (serie) del mismo:
ver figura
g
>> 01
Capítulos
1. Diseño
1
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5
6
7
El diseño incluye todos los pasos necesarios para pasar de una “idea” (especificaciones del
circuito) al layoutt. Los pasos a seguir para diseñar con garantías de éxito un ASIC se verán
en el capítulo siguiente.
2 Fabricación
2.
F bi
ió de
d proto
totipos
ti
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Flujo de diseño y fabricación de un ASIC
Estudio de costes
Estilos de diseño
Full-custom
Standard-cells
Gate-arrays
FPGAs
Otras alternativas
Resumen del capítulo
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Una vez diseñado, el circuito pasa a fabricación. Dado que el proceso de fabricación tiene
un coste elevado
o, éste se realiza en dos partes: En una primera fase se fabrican un número
reducido de unid
dades, los prototipos, que son enviados al diseñador y se testean para
asegurar que loss chips cumplen las especificaciones previstas. Si todo está en orden, en
una segunda
g
fase
e se fabrican los ASICs definitivos ((fabricación de la serie).
) Habitualmente
la serie incluye un número elevado de chips que deben de nuevo testearse (test de
entrada) para possteriormente montarse en los equipos para los que se concibieron.
El proceso de fab
bricación incluye la construcción de las máscaras a partir de la descripción
del layout suminisstrada por el diseñador, el proceso tecnológico en sí, el corte de las obleas
para separar los dados de silicio (dice en literatura anglosajona), el encapsulado de los
mismos y su test en fábrica antes de ser enviados al diseñador.
diseñador
3. Test de prototipos
otipos llegan al diseñador se testean para verificar que (1) el
Cuando los proto
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ujo
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Flujo de diseño y fabricación de un ASIC
proceso de
e fabricación ha sido correcto, y que la estructura implementada sobre
silicio se co
orresponde con el layout suministrado por el diseñador, y que (2) el chip
cumple suss funciones dentro del sistema o equipo al que está destinado. Como ya
se ha expliccado, si el resultado del test es satisfactorio se encarga la fabricación de
una serie, que
q se fabrica utilizando las mismas máscaras que se utilizaron para los
prototipos. La política habitual es que, en caso de que se detecten
malfunciona
amientos y se deban cambiar las máscaras, es necesario pasar de nuevo
por la fase de
d fabricación de prototipos.
4. Fabricación de la serie
s
Fi l
Finalmente
t se fabrican
f bi
l ASICs
los
ASIC en ell número
ú
necesario
i para su utilización
tili
ió en ell
equipo al que
q
van destinados y/o su comercialización. La fabricación de la serie
incluye los mismos pasos que la fabricación de prototipos, salvo la fabricación de
las máscara
as.
Estudio de costes
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Full-custom
Standard-cells
Gate-arrays
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Otras alternativas
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Estudio de Costes
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asociados
Cada una de las fases anteriores lleva asociado un coste que es necesario conocer:
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1. Fase de Diseño
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7
Los costes asociados a la fase de diseño derivan de (1) el coste del diseñador o
di ñ d s, a los
diseñadores
l que hay
h que pagar su salario
l i (los
(l diseñadores
di ñ d
que trabajan
t b j “por
“
amor al arrte” no los vamos a considerar por ahora ...) y (2) el coste de las
herramienta
as de ayuda al diseño (herramientas CAD) y el uso de las máquinas
sobre las que corren. El primer punto está directamente relacionado con el “tiempo
de diseño”, de modo que simplificar éste conlleva una reducción directa del coste
total del circcuito.
2. Fase de Fabricación
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Estudio de costes
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Full-custom
Standard-cells
Gate-arrays
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Clásicamen
nte los costes de la fase de fabricación se dividen en costes fijos (o norecurrentes) y costes variables (o costes recurrentes).
Los costes
s fijos o no-recurrentes (NREs) incluyen todos aquellos costes que no
dependen del
d tamaño de la serie, es decir, del número de unidades que se fabrican.
Se incluyen
n en este apartado los costes de desarrollo de las máscaras, el desarrollo
del program
ma de test, la simulación del circuito y la comprobación/aceptación del
conjunto de
e vectores de test (estos conceptos se verán más adelante), etc. Los
costes de diseño se consideran en algunos textos como costes fijos.
s recurrentes incluyen todos aquellos costes dependientes del tamaño
Los costes
de la serie,
serie como pueden ser el coste de las obleas de silicio a utilizar,
utilizar los procesos
tecnológicos, el encapsulado de los chips, el test de las unidades, etc.
Si llamamoss CD a los costes de diseño, CNR a los costes no recurrentes y CR a los
costes recurrentes por unidad (chip) fabricada, el coste total CT se
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puede expre
esar como:
CT = CD + CNR + CR ⋅ Volumen
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Donde Volu
umen se refiere al número de unidades de la serie.
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Introducción
Riesgo de re-diseño.
En este análisis simplifficado no se ha tenido en cuenta la posibilidad de que el circuito deba rediseñarse, bien porqu
ue no funcione satisfactoriamente o porque se desee añadir alguna
prestación adicional. Si el circuito se re-diseña las máscaras deben repetirse, ... y por supuesto
habrá que pagarlas de
d nuevo. En la práctica un rediseño significa doblar los costes norecurrentes; n rediseño
os implican multiplicar por n dichos costes, de modo que el coste total
queda como:
Flujo de diseño y fabricación de un ASIC
Estudio de costes
Estilos de diseño
Full-custom
CT = CD + n ⋅ CNR + CR ⋅ Volumen
Este análisis de costes, aunque muy simple, va a servir para entender la razón de los
diferentes estilos de disseño.
Standard-cells
Gate-arrays
FPGAs
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asociados
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La figura 2 muestra la
as distintas maneras de encarar el diseño de un circuito integrado de
aplicación específica. Hoy
H en día existe todo un “continuo” de soluciones desde la “totalmente a
la medida” o full-custo
om a las FPGAs (Field Programmable Gate Arrays) a disposición del
diseñador; con diferenccias más o menos sutiles entre cada solución y su vecina inmediata. Por
motivos didácticos, y para
p
realzar las diferencias “de concepto” entre los distintos estilos de
diseño, se han separado los estilos que podríamos llamar “clásicos”, que aparecen en
recuadros con fondo amarillo, de otras aproximaciones “intermedias” que aparecen en los
recuadros marrones co
on letra azul. Globalmente constituyen un conjunto amplio de opciones de
diseño que el diseñado
or debe conocer. A continuación se explicarán cada una de ellas:
ver figura >> 02
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Full-custom
Standard-cells
Gate-arrays
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Estudio de costes
Estilos de diseño
Full-custom
Supongamos por un momento
m
que nuestro jefe (o cliente) nos ha pasado las especificaciones
de un circuito que debe
emos diseñar y enviar a fabricación. El circuito en cuestión contendrá del
orden de 50.000 tran
nsistores, y se prevé una producción de 200.000 unidades. Estamos
ansiosos de diseñar nu
uestro primer circuito pero,.... ¿cómo lo vamos a hacer?.
Nuestra primera idea es
e la siguiente: A partir de las especificaciones diseñaremos el circuito a
nivel de transistores, determinaremos
d
el tamaño W y L que debe tener cada uno de ellos y
luego comenzaremos a dibujar su layout, uno a uno y con mucha paciencia. Es evidente que
ores uno a uno es demasiado costoso y poco seguro, así que vamos a
dibujar 50.000 transisto
necesitar alguna ayuda
a. Esta ayuda vendrá de la mano de herramientas CAD.
Como mínimo
C
í i
necesita
itaremos una herramienta
h
i t gráfica
áfi que nos permita
it dibujar
dib j ell layout
l
t con
cierta flexibilidad (edito
or de layout) y un simulador que nos permita verificar la funcionalidad
del diseño. Sería desea
able también disponer de una herramienta de ubicación y conexionado
(Placement & Routing) que nos permita diseñar el circuito por partes y poder ubicar sobre silicio
cada una de ellas y con
nectarlas de una manera más o menos automática.
Este p
primer estilo de diseño,
d
el más inmediato de todos, se conoce con el nombre de diseño
full-custom o totalmen
nte a la medida (ver figura 3). Aunque tal como se ha presentado parezca
un estilo “burdo” tiene sus
s ventajas:
ver figura >> 03
Standard-cells
Gate-arrays
FPGAs
Otras alternativas
Resumen del capítulo
Ingeniería Informática
1
1.
El diseñado
or puede definir el tamaño de cada uno de los transistores y otros
dispositivos del
d circuito, y por tanto tiene en su mano diseñar el circuito para que
cumpla las esspecificaciones eléctricas y temporales que desee.
2. Si el diseñado
or tiene experiencia y mucha paciencia puede conseguir densidades de
integración óp
ptimas por cuanto toda el área de silicio está a
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Full-custom
Capítulo 4: Estilos de diseño y costes
asociados
su disposició
ón para colocar cada uno de los transistores. A mayor densidad de
integración menor
m
área total del dado y, en consecuencia, menor coste de obleas (↓
costes recurre
entes).
Elena Valderrama
... y sus desventajas:
j
Capítulos
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1. El diseño del layout requiere mucho esfuerzo. El tiempo de diseño es alto y por tanto
también son altos
a
los costes de diseño.
2.
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Introducción
Flujo de diseño y fabricación de un ASIC
Estudio de costes
Estilos de diseño
Full-custom
Standard-cells
Gate-arrays
El riesgo de re-diseño es relativamente alto. En principio, cualquier tarea en la que la
d diseñador sea alta es más susceptible de contener errores que si la
contribución del
tarea ha sido
o automatizada (es triste, pero los humanos somos así ¡!). Se puede
entender fácilmente que la probabilidad de cometer algún error durante el dibujo de
50.000 transisstores es alta. El riesgo de re-diseño es un factor que puede aumentar el
coste total de
el ASIC.
En general se puede establecer
e
que el diseño full-custom, aunque costoso, es muy adecuado
cuando se está diseña
ando un circuito del muy altas prestaciones (es necesario poder controlar
el tamaño de cada tran
nsistor) o bien cuando el volumen de producción es muy alto por cuanto
en este caso cualquie
er pequeña reducción del área total del circuito va a tener un reflejo
importante en el coste total.
En la misma figura 3 se
e puede ver un pequeño circuito full-custom. Obsérvese la gran densidad
de integración. Prácticcamente no se ven espacios “desaprovechados”; todo la superficie de
silicio tiene un aspecto compacto y apenas se observan zonas diferenciadas.
FPGAs
ver figura >> 03
Otras alternativas
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Celdas estándar ((Standard-cells))
Capítulo 4: Estilos de diseño y costes
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De acuerdo con los costes analizados anteriormente, hay dos posibles maneras de reducir los
costes de un ASIC:
1. Reduciendo los costes de diseño, o
2 Reduciendo
2.
R d i d los costes
t de
d fabricación.
f bi
ió
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Introducción
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Estudio de costes
Estilos de diseño
Full-custom
Standard-cells
Gate-arrays
FPGAs
Otras alternativas
La opción de las standa
ard-cells apunta a la primera posibilidad, y se basa en la existencia de
una librería1 de “puertas”” o celdas básicas que puede ser utilizada por todos los diseñadores.
Esta librería contiene infformación sobre el layout, los modelos de simulación y sobre todos los
parámetros necesarios para
p
el uso de las herramientas CAD. Normalmente la librería de celdas
(se suele utilizar el nomb
bre como librería de celdas y no de puertas puesto que puede contener
módulos analógicos y estructuras de mayor tamaño que las simples puertas lógicas) la
suministra la propia cassa que fabricará los chips, y es específica para cada tecnología. El
contenido de las librería
as de celdas que se ofertan actualmente es muy extenso, incluyendo
desde las puertas básica
as más simples (AND, OR, NAND, NOR, XOR, etc) y los elementos de
memoria (flip-flops D, RS,
R JK,..., latches de todos tipos, etc.) a módulos de alta complejidad
como puede ser un microprocesador completo (los llamados IPs,
IPs de los que hablaremos
también en el capítulo 5), pasando por registros, módulos programables como las PLAs,
memorias de varios tiposs, pads de entrada/salida, módulos analógicos, y un amplio etcétera.
Las librerías de celdass aceleran considerablemente el proceso de diseño por cuanto el
diseñador no debe preo
ocuparse de dibujar los layouts de todos y cada uno de los transistores
sino que le basta con utilizar
u
las celdas de la librería. El layout de las celdas de librería se
construye de manera qu
ue todas ellas tengan una dimensión común (la misma altura), lo que
facilita el uso de herramientas de ubicación y conexionado automático.
Resumen del capítulo
1
Ingeniería Informática
Las librerías de celdas las
s veremos con mayor detalle en el capítulo 6.
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Celdas estándar ((Standard cells))
Capítulo 4: Estilos de diseño y costes
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La figura 4 muestra un circuito construido con standard-cells. Puede observarse la disposición
típica de las celdas form
mando columnas (o filas según en qué sentido se mire), separadas por
canales de interconexión
n. En la fotografía del ASIC se puede ver también un rectángulo mucho
más denso, que corressponde a una memoria RAM. En el esquema que se incluye en la
marcar el hecho de que en el mismo dado coexisten filas (o columnas) de
diapositiva se quiere rem
celdas (“glue-logic” en la
a figura) junto a bloques programables de tamaño mayor (una RAM, un
“data-path” y un conjuntto de bloques analógicos). Alrededor del circuito en sí se distribuyen los
pads que serán los enca
argados de hacer posible la entrada/salida de datos y señales.
El estilo standard-cell pre
esenta como grandes ventajas:
Introducción
Flujo de diseño y fabricación de un ASIC
Estudio de costes
Estilos de diseño
ver figura
g
>> 04
1. El diseño del ASIC
A
es mucho más sencillo por cuanto el diseñador no tiene que
preocuparse de dibujar el layout de las celdas de biblioteca y puede utilizar una
herramienta de ubicación
u
y conexionado. Nótese que aunque con la opción full-custom
también es possible utilizar, hasta un cierto nivel, algún programa de ubicación y
conexionado, la eficiencia
e
de éstos es mucho mayor cuando se trabaja con standard
standard-cells.
cells.
2.
Full-custom
Standard-cells
Disminuye la probabilidad
p
de error debido a que los layouts de las celdas han sido
comprobados cuidadosamente y están siendo utilizados por muchos otros diseñadores, y
a que la ubicació
ón y conexionado se hacen automáticamente. El riesgo de re-diseño es
medio/bajo en esste estilo de diseño.
Gate-arrays
... y como desventajas:
j
FPGAs
1.
Otras alternativas
Resumen del capítulo
Ingeniería Informática
En un estilo de diseño standard-cells estricto, el diseñador sólo puede utilizar las celdas
de la librería, no
o puede incluir transistores ni puertas propias. Esto quiere decir que no
puede modificar las dimensiones W y L de los transistores que forman las celdas y por
tanto que no puede controlar con todo el detalle que desearía las prestaciones del circuito.
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Celdas estándar ((Standard cells))
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Introducción
2. Entre la opción full-custom (costosa pero el diseñador controla los tamaños de los
dispositivos) y la
a opción standard-cells (más simple de diseñar pero con limitaciones
importantes en la libertad del diseñador) los fabricantes ofrecen los llamados “sistema cellbased”, en los que (1) ofrecen al diseñador una librería de celdas, pero (2) permiten
además que éste incluya celdas propias.
3. Se obtienen den
nsidades de integración menores que en el full-custom, como puede
observarse fácilm
mente en el circuito de la figura 4.
A pesar de estas críticass, las standard-cells representan el estilo de diseño que se utiliza más
frecuentemente, sobre todo en ASICs digitales o con poca componente analógica. Están
especialmente
i l
t indicadas
i di d
en circuitos
i it
d prestaciones
de
t i
medias/altas
di / lt
y volúmenes
lú
d producción
de
d
ió
medios. La reducción de
el coste viene de la mano de la simplificación del proceso de diseño; el
proceso tecnológico no varía y sigue siendo necesario el uso de todas las máscaras.
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Gate-arrays
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Standard-cells
Gate-arrays
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Resumen del capítulo
Los gate-arrays, consservando el concepto de librería de celdas, avanzan un paso más
reduciendo los costes de fabricación a base de “compartir” las máscaras: la idea base en los
Gate-arrays es que só
ólo la (o las) máscara/s de metal personalizan el ASIC; el resto de ellas
son comunes a todos los circuitos, y configuran un conjunto de celdas básicas (en este caso
se trata de celdas, no de
d puertas lógicas) como las mostradas en la parte derecha de la figura
5.
ver figura >> 05
En este caso, cada cellda está compuesta
p
por 2 transistores N y dos transistores P unidos p
p
por
el drenador-fuente, con
n las puertas de la pareja de transistores N y P superiores común y la
puerta de la pareja infe
erior también común.
Cada celda básica co
onsta de dos transistores N y dos transistores P como muestra el
esquema de la figura 6.
6 Las puertas de los dos transistores de la parte superior es común, así
como las puertas de los dos transistores inferiores. Además, los dos transistores P están
unidos
nidos por el drenadorr de uno
no y la fuente
f ente del otro,
otro y lo mismo ocurre
oc rre con los dos transistores
N. Dos layers de meta
al atraviesan de arriba-abajo la celda para acabar conectándose (no se
ve en la figura) a Vdd (alimentación) y Gnd (tierra). Los cuadrados que aparecen a lo largo y
ancho de la celda son posibles contactos; de hecho son vías (perforaciones) que llegan a las
d gate-array. Si se recubren dos de ellas con un mismo layer de metal,
estructuras inferiores del
las dos estructuras que
e estén por debajo de dichas vías quedan interconectadas.
Como ya hemos dicho
o, el circuito se personaliza con las máscaras de metalización. Para
simplificar el ejemplo, vamos a suponer que se trabaja con una tecnología que sólo admite
una capa de metal para la personalización del circuito. Supongamos que se desea construir
un inversor. Para ello deberíamos
d
conectar los transistores como se muestra en el esquema,
cosa que puede realiza
arse con una pista de metal adicional como se muestra en la figura.
Nota: Se recomienda ir a la fig 6 e ir clickando para ver las animaciones.
Ingeniería Informática
ver figura >> 06
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Gate-arrays
y
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Las máscaras comune
es configuran lo que se ha dado en llamar el pre-difundido, por cuanto
se suele explicar el ga
ate-array diciendo que el ASIC , es decir el circuito personalizado, se
construye sobre una oblea en la que previamente se han “construido” (pre-difundido) las
celdas básicas. La figu
ura 7 muestra uno de estos pre-difundidos. Obsérvese en la figura de la
derecha las zonas de
el pre-difundido ocupadas por las celdas (dispuestas en columnas) y
como entre columnass consecutivas se disponen pistas horizontales que servirán para
interconectar las distin
ntas puertas lógicas. Esta bandas verticales formadas por las pistas de
interconexión reciben el
e nombre de canales de interconexión.
ver figura
fi
>> 07
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Gate-arrays
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El diseño de un gate-array no entraña más dificultades, contra lo que pueda parecer hasta
ahora, que el diseño de standard-cells por cuanto la existencia del pre-difundido resulta
transparente al diseñad
dor, que se limita a “ver” una librería de puertas lógicas como en el caso
de las standard-cells. La
L gran ventaja de los Gate-arrays es que se comparte el coste de todas
las máscaras del circuito salvo las de p
personalización ((de 3 a 5),
) lo q
que reduce en g
gran
medida el coste finall. Sin embargo, el hecho de necesitar sólo unas pocas máscaras
específicas para el cirrcuito, aunque reduce considerablemente los costes, impone algunas
restricciones muy seria
as:
1. Todos los transsistores son del mismo tamaño, lo que limita mucho las prestaciones de
las puertas lógicas y el resto de estructuras que se construyen con ellos. Entre otras
cosas imposibilita el diseño de circuitería analógica,
cosas,
analógica a la vez que rebaja
considerableme
ente las prestaciones de la circuitería digital.
2. Las posiciones de los transistores están fijadas a priori, dejando muy poco margen de
trabajo a las he
erramientas de ubicación y conexionado. Los ASICs basados en gatearrays suelen conseguir
c
densidades de integración efectivas pobres.
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Gate-arrays
y
Capítulo 4: Estilos de diseño y costes
asociados
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3. No es posible introducir módulos complejos como memorias, data-paths, .... etc., “a
medida”. Algunas gate-arrays actualmente disponibles en el mercado incluyen
módulos de RAM
R
yy/o módulos analógicos,
g
, p
pero su tamaño y composición
p
están
también pre-de
efinidos, por lo que, salvo en ocasiones muy contadas, se suele
infrautilizar.
Capítulos
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7
Introducción
Flujo de diseño y fabricación de un ASIC
Estudio de costes
A pesar de ello, los gate-arrays ofrece la clara ventaja de su coste: El coste de las gate-arrays
es sensiblemente máss bajo que las standard-cells y, por supuesto, que los circuitos fullcustom. Una de las consecuencias
c
de esta reducción del coste es que pueden fabricarse
ASIC cuyo bajo
ASICs
b j volu
l men de
d producción
d
ió haría
h í poco rentable
t bl su producción
d
ió con standardt d d
cells.
La opción gate-array es adecuada para circuitos de bajas prestaciones y volúmenes de
producción bajos, tota
almente digitales1 y que no requieran módulos programables en su
interior.
Estilos de diseño
Full-custom
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Ingeniería Informática
Existen algunas gate-arrrays analógicas que no consideraremos aquí.
B
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FP
PGAs ((Field Programmable
g
Gate Arrays)
y )
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Estudio de costes
Estilos de diseño
Las FPGAs (Field Pro
ogrammable Gate Arrays), a diferencia de los dispositivos se han visto
hasta ahora, no requieren máscaras específicas para su personalización. Las FPGAs son
circuitos integrados que contienen un número elevado de puertas o dispositivos básicos y que
llegan al diseñador tras
t
haber pasado todos las etapas del proceso tecnológico y ya
encapsuladas. La perssonalización del ASIC se realiza en el propio laboratorio del diseñador
redefiniendo el conexio
onado entre los dispositivos que constituyen la FPGA y/o programando
los propios dispositivo
os fijando los valores lógicos de algunas entradas de control. Esta
programación se realizza (1) fundiendo fusibles o antifusibles, (2) cargando o descargando las
puertas flotantes de transistores
t
(EPROM), o (3) programando celdas de memoria RAM
estáticas.
Similarmente a lo que
e sucede con las gate-arrays, la estructura interna de las FPGAs es
transparente1 al usuariio, que dispone para su diseño de una librería de celdas y un conjunto
de herramientas CAD
D que le facilitan el diseño y la simulación del circuito, así como la
proyección de éste a la
a FPGA (technology mapping o “mapeado” sobre la pastilla de silicio).
Las FPGAs se han esttudiado en el curso de Diseño de Sistemas Digitales, por lo que aquí no
se entrará
t á en mucho
h de
detalle;
t ll pero sii es necesario
i remarcar los
l siguientes
i i t puntos:
t
1. Las FPGAs lle
egan ya encapsuladas al usuario y la programación se realiza en el
propio laboratorio de este. Esto significa que:
Full-custom
Standard-cells
equieren máscaras adicionales.
a) No se re
Gate-arrays
b) Los erro
ores son mucho menos graves que en los casos anteriores en los que
era oblig
gado la fabricación de nuevos prototipos, con el coste elevado que ello
conlleva
a. Una FPGA programable por memoria SRAM
FPGAs
Otras alternativas
Resumen del capítulo
Ingeniería Informática
1La
estructura es transpa
arente al usuario en el sentido de que éste puede llegar a diseñar el circuito sin
necesidad de un conocim
miento profundo de ésta. Evidentemente, contra mejor sea su conocimiento de la
estructura interna de la FP
PGA o del g
gate-array,
y mejores
j
resultados obtendrá.
B
Universidad Autónoma de Barcelona
página >>17
Diseño de Circuitos Integra
ados I
FP
PGAs ((Field Programmable
g
Gate Arrays)
y )
Capítulo 4: Estilos de diseño y costes
asociados
Elena Valderrama
o celdass EPROM se puede reprogramar, pero incluso si se trata de una FPGA
program
mable por fusibles el error obligará tan sólo a desechar la unidad
concreta
a que se está programando.
2. La FPGA incluyyye una cierta cantidad de circuitería p
para su p
programación
g
que ocupa
q
p un
área que no puede ser utilizada por el circuito funcional.
Capítulos
1
2
3
8
9
10
4
5
6
7
Introducción
Flujo de diseño y fabricación de un ASIC
Estudio de costes
Estilos de diseño
Full-custom
Standard-cells
3. Las conexioness internas entre los dispositivos acaban siendo largas y las puertas o
módulos no sie
empre tiene una implementación directa. Estos factores provocan una
disminución de las prestaciones finales del circuito en velocidad y consumo respecto a
las alternativas de diseño anteriores.
4. El gran inconvveniente de las FPGAs es que la programación, aunque corta, debe
realizarse para todos y cada uno de los ASICs que constituyan el producto final. Es
evidente por tan
nto que su uso quedará limitado a circuitos cuyo volumen de producción
sea bajo.
En resumen, podemoss inferir que las FPGAs son una alternativa de diseño recomendable en
circuitos:
1. De prestaciones medias/bajas
2. Digitales. Actua
almente no existen FPGAs con componentes analógicos
3. Con bajos volúm
menes de producción.
Gate-arrays
FPGAs
Otras alternativas
Resumen del capítulo
Ingeniería Informática
En muchos casos (y si el tipo de circuito lo permite), las FPGAs se utilizan para lanzar
rápidamente al merca
ado un pequeño número de unidades, mientras en paralelo se están
fabricando una serie del
d mismo ASIC basada en gate-arrays o standard-cells. Se entenderá
por tanto el interés que
e tiene disponer de paquetes de herramientas CAD y librería de celdas
que puedan utilizarse indistintamente en varias (idealmente todas) alternativas de diseño.
B
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página >>18
Diseño de Circuitos Integra
ados I
Otras alternativas de diseño
Capítulo 4: Estilos de diseño y costes
asociados
Elena Valderrama
Las alternativas de disseño explicadas hasta ahora son las que se pueden considerar como
“clásicas”. Cada una de
e ellas centra su reducción de coste en un punto concreto:
1. Las standard-ce
ells en el tiempo de diseño (librería de celdas)
2 Las
2.
L gate-arrays
t
s en la
l reducción
d
ió del
d l número
ú
d máscaras
de
á
específicas
ífi
d l ASIC.
del
ASIC
Capítulos
3. Las FPGAs en la eliminación total de máscaras personalizadas.
1
2
3
8
9
10
4
5
6
7
Introducción
Flujo de diseño y fabricación de un ASIC
Estudio de costes
Estilos de diseño
Full-custom
Standard-cells
Gate-arrays
FPGAs
nas prestaciones cada vez más reducidas, pero asumibles dependiendo
Siempre a costa de un
de las características del
d ASIC que se está diseñando (habría que remarcar que las FPGAs
actuales ofrecen, por ejemplo,
e
frecuencias de funcionamiento del reloj interno de los 100MHz.
Cuando hablamos de
e prestaciones bajas lo hacemos siempre en términos relativos,
relativos por
comparación con el ressto de las alternativas de diseño consideradas).
En la figura 2 se han incluido otras alternativas de diseño actualmente en el mercado que no
son sino metodologías intermedias que pretenden aprovechar las ventajas de dos alternativas
clásicas minimizando sus
s inconvenientes, o simplemente pretenden optimizar la utilización del
área de silicio.
Las opciones cell-ba
ased combinan las ventajas del full-custom y las standard-cells
permitiendo al diseñad
dor utilizar una librería de celdas suministrada por el fabricante, a la vez
que le permiten definir celdas propias.
Las sea-of-gates son gate-arrays en las que se optimiza el aprovechamiento del área de
silicio eliminando los canales
c
de interconexión y llenando toda la superficie con celdas. Las
conexiones, en los lug
gares que son necesarias, se realizan a través de algunas de estas
celdas que quedan inutilizadas.
Otras alternativas
Resumen del capítulo
Ingeniería Informática
La figura 8 muestra có
ómo varía el coste en función del volumen de producción y del tipo de
alternativa de diseño seleccionada.
s
Los puntos de corte de las curvas, que representarían los
volúmenes de producción a partir de los cuales vale la pena utilizar
B
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página >>19
Diseño de Circuitos Integra
ados I
Otras alternativas de diseño
Capítulo 4: Estilos de diseño y costes
asociados
Elena Valderrama
una u otra alternativva, son difíciles de precisar, y debe tenerse en cuenta que las
características del ASIC
A
y la función a la que está destinado deben considerarse
cuidadosamente antes de escoger una u otra alternativa.
ver figura
fi
>> 08
Capítulos
1
2
3
8
9
10
4
5
6
7
Resumen del capítulo
La figura 9 resume los puntos más significativos estudiados en este capítulo.
Introducción
ver figura >> 09
Flujo de diseño y fabricación de un ASIC
Estudio de costes
Estilos de diseño
Full-custom
Standard-cells
Gate-arrays
FPGAs
Otras alternativas
Resumen del capítulo
Ingeniería Informática
B
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página >>20
Diseño de Circuitos Integra
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Figura 1
Tecnología:
g
Conjunto de procesos
básicos (oxidación,
difusión, ...) que se
aplican a una oblea de Si
y cuyo producto final son
n circuitos idénticos..
Tecnología desde el
punto de vista del
diseñador:
R l sd
Reglas
de Dis
Diseño
ñ
+
Parámetros eléctricos (R,C,...)
Ingeniería Informática
Diseño
Fa
ab. Prototipos
p
Test
Fab. Serie
B
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Máscaras
+
Proceso
+
Corte y encapsulado
+
Test
página >>21
Diseño de Circuitos Integra
ados I
Figura 2
Full Custom
Celdas Estánda
ar
Cell-Based
Costes:
•
•
•
•
•
Ingeniería Informática
Di ñ
Diseño
Máscaras
Proceso
Encapsulado
Test
FPGAs,
LCAs,....
Sea of Gates
Full-custom
Tiempo de
diseño
Máscaras
Gate Arrays
Gate Arrays
Largo
Celdas
Estándar
Menor
Todas
Todas
Pocas
B
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Menor
página >>22
Diseño de Circuitos Integra
ados I
Figura 3
• Totalmente “a la medida”
• Alta densidad de integración
• Prestaciones óptimas
• Tiempo de diseño alto
• Riesgo de re-diseño
• Todas las máscaras son necesarias
Justificado cuando se desean ...
• Altas prestaciones
• Número elevado de unidades
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página >>23
Diseño de Circuitos Integra
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Figura 4
•
Se comparten módulos (biblioteca)
•
Tiempo de diseño mucho menor que con FC
•
Riesgo de re-diseño bajo
•
Prestaciones medias
•
Densidad de integración menor que con FC
•
Todas las máscaras son necesarias
Justificado cuando se desean ...
•
Prestaciones medias
•
Densidad de integración media/alta
•
Uso de módulos ((RAMs, PLAs,...))
Es el estilo de diseño más
frecuentemente utilizado en
ASICs digitales
Ingeniería Informática
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página >>24
Diseño de Circuitos Integra
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Figura 5
Ingeniería Informática
•
•
Se comparten máscaras
Uso de bibliotecas, tiempo de diseño y riesgo de re-diseño
igual que con CE
•
•
•
Prestaciones “bajas”
Densidad de integración baja
No se pueden utilizar módulos (excepciiones)
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B
página >>25
Diseño de Circuitos Integra
ados I
Figura 6
Layout (en una tecnología CMOS de doble
p z ) de la
pozo)
ac
celda
a básica
á ca de un gat
gate-array.
array.
En las sucesivas figuras se explica su
estructura (pasar a la siguiente figura
clickando aquí)
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página >>26
Diseño de Circuitos Integra
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Figura 6
Transistores N
Cada celda está compuesta por 2
transistores N y dos transistores P unidos
por el drenador-fuente; con las puertas de
la pareja de transistores N y P superiores
común, y la puerta de la pareja inferior
también común (siguiente)
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B
Transistores P
página >>27
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Figura 6
Puerta común
Las puertas de los dos transistores de la
parte superior es común, así como las
puertas de los dos transistores inferiores.
Además los dos transistores P están unidos
Además,
por el drenador de uno y la fuente del otro,
y lo mismo ocurre con los dos transistores
N. (siguiente)
Puerta común
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B
página >>28
Diseño de Circuitos Integra
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Figura 6
..... los dos transistores P están
unidos por el drenador de uno y la
fuente del otro, y lo mismo ocurre
con los dos transistores N (siguiente)
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página >>29
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Figura 6
Vías
Vías
Los cuadrados que aparecen a lo largo y
ancho de la celda son posibles contactos;
de hecho son vías (perforaciones) que
llegan a las estructuras inferiores del
gate-array. Si se recubren dos de ellas
con un mismo layer de metal, las dos
estructuras que estén por debajo de
dichas vías quedan interconectadas
(siguiente)
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B
página >>30
Diseño de Circuitos Integra
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Figura 6
Supongamos que se desea construir un
inversor. Para ello deberíamos conectar
los transistores como se muestra en el
esquema. Dicha conexión se puede
realizar
li
con una pista
i t de
d metal
t l adicional
di i
l
como se muestra en la figura siguiente ...
Vdd
Entrada al
inversor
Salida del
inversor
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B
Gnd
página >>31
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Vdd
Figura 6
Entrada
al inversor
Salida del
inversor
Gnd
Salida del
inversor
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Vdd
Gnd
B
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Entrada
al inversor
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Figura 7
Pista de conexionado
o
Anillo de pads
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Columna de celdas
página >>33
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Figura 8
Full-custom
Sta
andard-cells
Gate-arrays
FPGAs
Coste de diseño
Muy alto
Medio
Medio/Bajo
Medio/Bajo
Ri
Riesgo
de
d re-diseño
di ñ
M alto
Muy
lt
B j
Bajo
B j
Bajo
N relevante
No
l
t
Densidad de integración
Muy alta
A
Alta/Media
Media/Baja
Baja
Alto
(todas las máscaras)
Alto
(todass las máscaras)
Bajo
No máscaras
Óptimas
Altas
Medias
Bajas
Coste de fabricación
(máscaras)
Prestaciones
10.000.000 €
€
10.000.000
FPGAs
1.000.000 €
€
1.000.000
Standard- cells
100.000 €
€
100.000
Gate--arra
Gate
arraays
10.000 €
€
10.000
10
10
100
100
Total
Costs FPGA
FPGAs
Ingeniería Informática
1000
1000
Total
Costs
GattearraysMGA
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B
10000
10000
100000
100000
Total
Costscells
CBIC
Standard-
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Alternativa
de diseño
¿En qué consiste?
Ventajas
Desventajas
¿Cuándo es recomendable su uso?
Figura 9
El diseñador dibuja cada uno de los
transistores del circuito
Control total de las dimensiones de los
transistores
ables
Muy altas prestaciones alcanza
Densidad de integración
g
muy
y allta
No restricciones sobre circuite
ería
analógica
Coste de diseño muy alto
Todas las máscaras son necesarias
Riesgo de re-diseño alto
Las herramientas de ubicación y
conexionado (y hasta cierto nivel los
simuladores) son poco eficientes
Test difícil
Standardcells
El diseñador dispone de una librería de
celdas suministrada por el fabricante
Costes de diseño relativamente
e reducidos
Posibilidad de utilizar módulos complejos y
programables (RAMs, PLAs,... etc)
e
Riesgo de re-diseño bajo
anzable es
La densidad de integración alca
menor que en full-custom pero mayor que
con gate-arrays
Herramientas CAD más eficien
ntes
El diseñador sólo tiene acceso a las celdas
de la librería, y no puede modificarlas. Los
transistores no se pueden dimensionar a
Circuitos de prestaciones altas/medias
gusto del diseñador
Volúmenes de producción altos
Se requieren todas las máscaras
Las prestaciones alcanzables son menores
que que en full-custom pero mayores que
con gate-arrays
Gatearrays
Costes de fabricación reducido
os (sólo
máscaras de personalización)
Salvo las máscaras de personalización, el El tiempo de fabricación se red
duce
Costes de diseño similares a loss de las
resto de máscaras son comunes. El
fabricante suministra la librería de celdas standar-cells
Riesgo de re-diseño similar al de
d las
standar-cells
Se obtienen prestaciones más bien bajas
por cuanto todos los transistores tienen el
mismo tamaño, y las conexiones suelen ser
largas
Baja densidad de integración
Dificultad en el uso de módulo
programables dentro del ASIC
ASICs de prestaciones medias/bajas
Volúmenes de producción medios/bajos,
que si se implementaran con standar-cells
llevarían a unos precios/chip excesivos
FPGAs
No hay costes de fabricación “a
a la
medida”. No máscaras
El diseñador personaliza el circuito en su
Costes de diseño similares a loss
propio laboratorio a través de
alcanzables con las dos alternattivas
fusibles/antifusibles, transistores EPROM
anteriores
o celdas de memoria SRAM
El riesgo de re-diseño no es rellevante
Tiempo de diseño muy corto
Bajas prestaciones (en relación a las
alternativas anteriores)
Necesidad de programar una a una toda
las unidades
Sólo circuitería digital
Circuitos digitales con un volumen de
producción bajo
Muy adecuado en las fases de desarrollo y
para la salida rápida a mercado
Fullcustom
Ingeniería Informática
Universidad Autónoma de Barcelona
B
Circuitos de muy alta velocidad, de muy
bajo consumo, o prestaciones muy altas
Volúmenes de producción muy elevados
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