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NUEVO CONVERSOR A/D DE 3 BITS TIPO FLASH, USANDO TÉCNICAS
PSEUDO-ANALÓGICAS Y SIN CADENA DE RESISTENCIAS
JOSÉ LUIS CEBALLOS, ANTONIO ADRIAN QUIJANO (DIRECTOR)
[email protected]
CeTAD (Centro de Técnicas Analógico Digitales),
UNLP (Universidad Nacional de La Plata), Calle 48 y 116,
Facultad de Ingeniería, Departamento de Electrotecnia,
La Plata (1900), Bs. As., Argentina
Tel: +54 221 4227628
Fax: +54 221 4250804
Abstract: This paper presents a new 3 bits FLASH A/D converter, with area
reduction due to renovated pseudo analog techniques with new clock schemes. Another
important aspect is the use of floating level shifters, allowing the integration without big
resistor chains. The wasted area is 1 mm2 (included the I/O Pads).
The prototype is now under fabrication in an N-Well 2-P 2-M 2.4µm analog
technology.
NUEVO CONVERSOR A/D DE 3 BITS TIPO FLASH, USANDO TÉCNICAS
PSEUDO-ANALÓGICAS Y SIN CADENA DE RESISTENCIAS
JOSÉ LUIS CEBALLOS, ANTONIO ADRIAN QUIJANO (DIRECTOR)
Resumen: En este artículo se da a conocer la nueva
concepción de un conversor analógico - digital de 3 bits
del tipo ¨Flash¨, el cual presenta una reducción de área
en su implementación al hacerse uso de técnicas
pseudo-analógicas renovadas. Otro aspecto importante
es el uso de desplazadores flotantes de nivel a fin de
solventar el uso de una cadena de resistencias. El CHIP
ha sido desarrollado en tecnología de 2.4 µm. y ocupa
un área aproximada de 1 mm2 (incluidos los PADs de
entrada/salida); actualmente está en fabricación.
resistencias y un decodificador para obtener la
salida digital deseada.
I – INTRODUCCIÓN
E
L masivo uso de sistemas digitales trae
aparejada tácitamente la conversión de
señales del mundo externo, por lo general de
carácter continuo tanto en amplitud como en el
tiempo, al dominio de los datos muestreados, es
por eso que se hace necesario disponer de
sistemas que realicen la mencionada conversión
muchas veces de manera rápida. Por otro lado, lo
primordial en los nuevos diseños de electrónica
integrada es la reducción ya sea de área, o de
potencia consumida en el Circuito Integrado.
Pensando en estos puntos de vista es que se
presenta una nueva concepción para un ADC
¨Flash¨, donde se han hecho remodelaciones de
técnicas conocidas, como la pseudo-analógica,
combinándola con nuevas concepciones, como
ser el uso de una cadena de desplazadores
flotantes de nivel en lugar de una cadena de
resistencias.
En el artículo se presentarán las nuevas ideas
en comparación con las viejas concepciones y
las consideraciones de diseño y LAYOUT.
Figura 1: Esquema simplificado de un conversor AD tipo
Flash de n bits.
A- Comparadores Pseudo-Analógicos
La idea básica de un conjunto comparadorcerrojo pseudo-analógico [1] se muestra en la
Fig. 2. En la misma se observa que el sistema
trabaja con 2 fases de reloj. Una de las fases
sirve para polarizar al amplificador en su zona
lineal, mientras que en la otra fase se procede a
la comparación diferencial y a la amplificación
de la señal resultante. El capacitor C se puede
usar para proveer mayor ganancia al conjunto
(en consideración a la capacitancia parásita de
entrada en el inversor), pero fundamentalmente
se lo usa para memorizar el valor de
autopolarización. Separadamente, existe un
biestable a fin de retener el resultado de la
comparación. Es condición necesaria que la
frecuencia de reloj sea mucho mayor que las de
las señales de entrada.
II – IDEAS BÁSICAS
Partiendo del diagrama esquemático de un
ADC tipo ¨Flash¨, mostrado en la Fig. 1, es que
se irán comentando las nuevas ideas. En esta
clase de conversores, para una conversión a n
bits se requieren 2n-1 comparadores, 2n
Figura 2: Esquema tradicional del conjunto comparadorcerrojo, junto con su diagrama de tiempos.
Figura 3: Nueva implementación del conjunto
comparador-cerrojo, junto con su diagrama de tiempos.
Figura 5: Generador de las 3 fases de reloj necesarias para
los comparadores.
B- El Decodificador
El decodificador, para el conversor de 3 bits,
debe responder a la TABLA I, de donde su
síntesis es:
b2 = F 3
− 

b1 =  F 1 & F 3  + F 5


(1)
−  
−  
− 

b 0 =  F 0 & F 1 +  F 2 & F 3  +  F 4 & F 5  + F 6

 
 

Figura 4: LAYOUT del circuito de la Fig.3
Por otro lado, en la Fig. 3 se presenta el
esquemático simplificado de la nueva
concepción del conjunto. Se observa que ahora
se usa al inversor amplificador como parte
integral del biestable (reducción de área y
potencia consumida). Para hacer esto se hace
necesario el uso de una fase de reloj extra, pero
el funcionamiento sigue siendo similar. En la
fase 1 se autopolariza, en la fase 2 se amplifica
diferencialmente, y en la fase 3 se guarda el
resultado de la comparación. El LAYOUT del
conjunto es el mostrado en la Fig. 4.
A fin de obtener un reloj de 3 fases se ha
hecho uso de un contador en anillo, usando FlipFlops tipo D, con un esquema de Set y Reset
externos como el mostrado en la Fig. 5. Los
retardos propios de las compuertas e
interconexiones aseguran que las fases no se
solapen El conjunto es comandado por un reloj
general externo al CHIP.
F6
0
0
0
0
0
0
0
1
TABLA I – DECODIFICADOR 3 BITS
F5 F4 F3 F2 F1 F0 b2 b1 b0
0 0 0 0 0 0 0 0 0
0 0 0 0 0 1 0 0 1
0 0 0 0 1 1 0 1 0
0 0 0 1 1 1 0 1 1
0 0 1 1 1 1 1 0 0
0 1 1 1 1 1 1 0 1
1 1 1 1 1 1 1 1 0
1 1 1 1 1 1 1 1 1
Se ha implementado usando un conjunto de
celdas digitales estándar, diseñadas a tal fin, las
cuales conforman parte de una pequeña
biblioteca realizada en tecnología MTC20.
C- La cadena de Desplazadores de Nivel
Como se puede observar en la Fig. 1, este
tipo de conversores depende de un divisor
resistivo conformado por una cadena de
resistencias puestas a un potencial de referencia.
En la nueva implementación se hará uso de
desplazadores diferenciales de nivel [2]
conectados en cadena, como lo ilustra la Fig. 6.
Figura 6: Cadena de desplazadores flotantes de nivel
La idea es la de colocar un potencial
diferencial (∆) que irá desplazando en nivel a
una señal de referencia (Vref) en forma
consecutiva a lo largo de la cadena. Con esto
logramos ajustar el paso o definición para las
comparaciones. Además, aunque no está hecho
en este trabajo, cada una de las fuentes de
corriente que polarizan los pares diferenciales,
podrían ser hechas independientes, dando
entonces variables de ajuste que compensen las
desviaciones de tensión propias del proceso de
fabricación. El uso de este esquema provee
nuevamente reducción de área y potencia en el
microcircuito. Los valores de los factores de
forma de los transistores han sido elegidos de
manera que puedan manejar los rangos de
tensión especificados en la etapa de diseño.
III – EL CIRCUITO
El CHIP ha sido desarrollado en tecnología
MIETEC de 2.4 µm. Ocupa un área aproximada
de 1 mm2, tiene un consumo de potencia
dinámico (reloj de 100kHz) de aproximadamente
3.5 mW (VDD=5v); consta de aproximadamente
400 transistores de dimensiones no mínimas.
Dentro del mismo también se han diseñado
los ¨PADs¨ de entrada/salida. Los ¨PADs¨
digitales de salida son inversores en cadena, de
relación 1:3:9, con diodos de protección. Los de
entrada poseen solo diodos de protección.
Los desplazadores de nivel han sido
desarrollados con pares diferenciales PMOS, a
fin de eliminar el efecto substrato, y han sido
colocados en pozos independientes, con anillos
de guarda para protección contra ¨LATCH-UP¨.
Asimismo, la parte analógica está separada de
la parte digital también por anillos de guarda
dobles (conexión a substrato local y recolección
de portadores minoritarios).
Figura 7: LAYOUT del Microcircuito.
El LAYOUT del microcircuito se presenta
completo en la Fig. 7.
El circuito también consta de una salida extra
(fase 3 del reloj generado internamente), para
¨latchear¨ los resultados del decodificador en
forma externa.
EL potencial diferencial, para las simulaciones,
fue elegido en –0.1V, y la tensión de referencia
en 1.2V; estos valores tienen margen ajustable
para las pruebas post-fabricación, por medio de
entradas dedicadas. En la Fig. 8 se presentan los
datos de salida SPICE para una señal rampa
entre 1V y 2V.
La alimentación es única (fuente simple de 5V),
pero puede ser sin problema cambiada a fuente
simétrica, a fin de tener acceso a tensiones
positivas y negativas de entrada.
IV – CONCLUSIONES
Nuevas técnicas de diseño pseudo-analógico
son presentadas, junto con nuevas ideas para la
concepción de un ADC de 3 bits. El circuito ha
sido simulado presentando buen funcionamiento
a 100kHz, teniendo aún bastante margen de buen
funcionamiento visible (frecuencias de reloj
mayores aún dejan mucho margen para el
acomodamiento transitorio de señales), pero en
la etapa de test y caracterización es cuando se
conocerá con seguridad los rangos máximos de
operación que el mismo puede dar.
Figura 8: Resultados de simulación (las salidas son negadas)
El LAYOUT ha sido desarrollado enteramente
con un ¨software¨ de libre distribución (LASI),
para el que se han escrito las reglas de diseño
necesarias.
Como futuro trabajo se puede pensar en el test y
caracterización del dispositivo, como así también
en la forma o posibilidades de llevarlo a un nivel
mayor.
REFERENCIAS
[1] M. R. Haskard & I. C. May, ¨Analog VLSI Design
nMOS and CMOS,¨ Prentice Hall, 1988.
[2] J. L. Ceballos et al, ¨Multiplicador Analógico
CMOS de 4 Cuadrantes,¨ V WORKSHOP
IBERCHIP, Marzo de 1999, Lima - Perú.