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25/11/2003
Circuito Lógico del ADSC: (Sub Conversor Analógico Digital)
El ADSC es la primer parte del proceso de conversión analógico digital de
cada etapa.
A
B
VR_P/4
ADSC
DAC
VR_N/4
VREF_P
VREF_N
VIN_ANALOG
A
DIGITAL_INPUT_A
B
DIGITAL_INPUT_B
ANALOG_OUTPUT
VIN_ANALOG
¬LATCH
1.5BIT_DAC
1.5BIT_ADSC
SHA
RESIDUO
SAMPLED_OUT
Vref
Vin_ANALOG
CLOCK
2x_SHA
CLOCK
¬LATCH
(a)
REFERENCIAS
U3, U4:
Comparadores CMOS.
VREF_P, _N:
Tensiones de referencia
positiva y negativa
VIN_ANALOG: Entrada analógica
A, B:
Salidas Digitales
¬LATCH:
Señal de activación de los
comparadores (latch).
(b)
U3
VREF_P
A
+
Comparador
VIN_ANALOG
-
U4
B
VREF_N
+
Comparador
Fig. Diagrama eléctrico del conversor flash de un bit y medio. (a) Formando parte de la etapa del conversor Pipeline. (b)
Circuito eléctrico interno.
La entrada analógica es común a ambos comparadores, las dos tensiones de referencia
se conectan a las entradas positiva y negativa respectivamente. De esta forma A y B
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se activarán en forma NO simultánea controladas por el ¬LATCH, detectando tres
“zonas” donde podrá encontrarse la señal analógica de entrada.
Un diseño similar al citado pero, utilizando 3 comparadores, sería capaz de detectar 4
“zonas” (2B estados) de ubicación de la señal analógica, tratándose de un conversor
flash de 2 bits (B=2, utilizado en la última etapa). Análogamente, si se utilizara 1 solo
comparador es dispositivo sería capaz de distinguir 2 “zonas” posibles, siendo
entonces un conversor de 1 bit. En conclusión el empleo de dos comparadores (un
comprador más que en caso de 1bit y uno menos que en el caso de 2bit) forma un
conversor FLASH de 1,5bit (3 estados posibles ó 3 zonas de distinción).
Circuito Eléctrico de los comparadores CMOS
El diseño del comparador es del tipo cascode plegado, con entradas NMOS.
Dado que se dispone de una alimentación entre –Vss y Vcc pueden ser empleados.
HI
HI
W = 10u
M10
MbreakP
M9
MbreakP
BIAS8
HI
W = 10u
HI
M7
W = 10u
M8
MbreakP
MbreakP
BIAS9
W = 10u
OutP
N
OutN
¬LATCH
M2
M1
P
MbreakN
W = 10u
LO
M6 MbreakN
MbreakN
W = 10u
W = 10u
LO
M4
MbreakN
M3
MbreakN
W = 10u
M5
MbreakN
W = 10u
W = 10u
LO
LO
BIAS10
LO
Fig. Diseño esquemático del comparador CMOS con LATCH.
Mientras que M1, M2 conforman un par diferencial acoplado por fuente y alimentado
por M3; M10, M9, M7, M8 proveen corriente al resto del circuito y M4 y M5
componen un latch controlado por M6 que actua como llave.
BIAS8, BIAS9, BIAS10 establecen la polarización del circuito.
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Para el empleo en el presente trabajo, de la salida diferencial que provee este diseño
solo OutP será utilizada.
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