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UNA TÉCNICA MEJORADA PARA AUMENTAR LA TOLERANCIA AL RUIDO DE LOS
CIRCUITOS DIGITALES DINÁMICOS
Fernando Mendoza Hernández, Mónico Linares Aranda y Vı́ctor H. Champac Vilela
Departamento de Electrónica, Instituto Nacional de Astrofı́sica, Óptica y Electrónica-INAOE
Ap. Postal 51 y 216 72000 Puebla, Pue., MEXICO
[fer, mlinares, champac]@inaoep.mx
SUMMARY
The impressive advancement of the CMOS VLSI circuit technology is due to the fast scaling of the transistor and interconnections dimensions. However, when interconnections scale down their performance is degraded, as opposite to the transistors,
and the capacitive coupling noise becomes an important problem. Furthermore, the increased use of dynamic logic in the
high performance CMOS VLSI circuits exacerbate noise effects due to its low noise immunity. In this article, a novel noise
tolerant dynamic digital circuit technique is proposed. The noise immunity is heightened by means of a charge redistribution
process, together with the classic internal nodes precharge in the logic gates. Simulation results show an increase in noise
immunity up to 8.6× over conventional dynamic logic.
RESUMEN
El impresionante avance de la tecnologı́a de circuitos CMOS VLSI se debe al rápido escalamiento de las dimensiones de los
transistores y las interconexiones. Sin embargo, cuando las interconexiones se escalan, contrario a los transistores, se degrada
su desempeño y el ruido de acoplamiento capacitivo surge como un problema importante en las interconexiones. Además,
el creciente uso de lógicas dinámicas en los circuitos CMOS VLSI de alto desempeño agrava los efectos del ruido debido a
la reducida inmunidad al ruido de estas compuertas. En este artı́culo se propone una técnica mejorada de tolerancia al ruido
para circuitos dinámicos digitales. La inmunidad al ruido se incrementa por medio de un proceso de redistribuci ón de carga,
junto con la tradicional precarga de los nodos internos en las compuertas lógicas. Los resultados de simulación muestran una
mejora de hasta 8.6× sobre la lógica dinámica convencional.
UNA TÉCNICA MEJORADA PARA AUMENTAR LA TOLERANCIA AL RUIDO DE LOS
CIRCUITOS DIGITALES DINÁMICOS
Fernando Mendoza Hernández, Mónico Linares Aranda y Vı́ctor H. Champac Vilela
Departamento de Electrónica, Instituto Nacional de Astrofı́sica, Óptica y Electrónica–INAOE
Ap. Postal 51 y 216 72000 Puebla, Pue., MEXICO
[fer, mlinares, champac]@inaoep.mx
RESUMEN
El impresionante avance de la tecnologı́a de circuitos CMOS
VLSI se debe al rápido escalamiento de las dimensiones de
los transistores y las interconexiones. Sin embargo, cuando
las interconexiones se escalan, contrario a los transistores,
se degrada su desempeño y el ruido de acoplamiento capacitivo surge como un problema importante en las interconexiones. Además, el creciente uso de lógicas dinámicas en
los circuitos CMOS VLSI de alto desempeño agrava los
efectos del ruido debido a la reducida inmunidad al ruido de
estas compuertas. En este artı́culo se propone una técnica
mejorada de tolerancia al ruido para circuitos dinámicos
digitales. La inmunidad al ruido se incrementa por medio
de un proceso de redistribución de carga, junto con la tradicional precarga de los nodos internos en las compuertas
lógicas. Los resultados de simulación muestran una mejora
de hasta 8.6× sobre la lógica dinámica convencional.
1. INTRODUCCIÓN
El creciente uso de sistemas portátiles e inalámbricos con
requerimientos de alta eficiencia en el consumo de potencia y la necesidad de microprocesadores con velocidades
altas de operación son la causa del avance impresionante
de la tecnologı́a de circuitos integrados CMOS VLSI. La
fuerza responsable de este avance es el rápido escalamiento
de las dimensiones de los transistores, sin embargo, cuando
las interconexiones se escalan, –contrario a lo que ocurre en
los transistores–, se degrada su desempeño [1] y el ruido de
acoplamiento capacitivo constituye un problema grave en
las interconexiones [2].
El ruido de acoplamiento capacitivo, también conocido
como crosstalk, tiene dos efectos nocivos en los circuitos
digitales: puede afectar al retardo de las compuertas y/o
provocar degradaciones de los niveles lógicos en los nodos
dinámicos, lo que finalmente puede provocar transiciones
lógicas indeseadas. El creciente uso de lógicas dinámicas
en los circuitos CMOS VLSI de alto desempeño agrava aún
más los efectos del ruido ya que la inmunidad al ruido de
las compuertas dinámicas es menor que la de las estáticas;
Este trabajo ha sido parcialmente financiado por el Consejo Nacional
de Ciencia y Tecnologı́a (CONACYT-Mexico) con la beca No. 34557-A.
de esta forma, los circuitos dinámicos se ven afectados no
solo por el crosstalk sino por la compartición de carga y las
corrientes de fuga [3].
Existen dos formas de atacar los problemas del ruido en
las interconexiones: 1) reduciendo el pulso de ruido máximo
generado en las interconexiones mediante una optimización
de estas –inserción de repetidores, dimensionamiento correcto de las interconexiones, dimensionamiento de los circuitos manejadores, etc.–, y 2) diseñando circuitos que toleren el ruido presente en forma de pulsos en sus entradas.
De esta forma, es evidente la necesidad de sistemas de alto
rendimiento pero con una mayor tolerancia al ruido.
En el presente artı́culo se propone una técnica mejorada
de tolerancia al ruido para circuitos dinámicos, especialmente para circuitos dinámicos en arreglos pipeline usando
la lógica TSPC [4]. Los resultados de simulación muestran
que esta nueva técnica tiene mejor inmunidad al ruido comparada con otras existentes.
El resto del artı́culo se organiza de la siguiente manera:
en la sección 2 se explica brevemente el origen del ruido
de crosstalk en las interconexiones; en la sección 3 se describen las técnicas existentes de tolerancia al ruido para los
circuitos dinámicos digitales; en la sección 4 se presenta
la técnica de tolerancia al ruido propuesta; en la sección 5
se analizan los resultados de simulación y la comparación
con otra técnica ya reportada; finalmente, en la sección 6 se
presentan las conclusiones.
2. EL PROBLEMA DEL RUIDO EN LOS
CIRCUITOS SUBMICROMÉTRICOS
Conforme se escala la tecnologı́a, la resistencia en las interconexiones locales crece dado que su ancho (W) y altura
(T) también se escalan; para evitar esto, se incrementa la
razón de aspecto de las interconexiones (T/W), lo cual significa que sus dimensiones verticales se están escalando más
lentamente que las horizontales, como se ilustra en la Fig. 1.
Sin embargo, debido al incremento en la razón de aspecto,
la capacitancia lateral se está volviendo una fracción importante de la capacitancia total presente en las interconexiones
[5] [6], esto conduce a un incremento en el retardo o en el
ruido de acoplamiento capacitivo [7].
W
S
T
H
Dielectrico
Metal
(a)
(b)
Fig. 1. La razón de aspecto (T/W) se incrementa y la
proximidad entre las interconexiones (S) se reduce en las
nuevas tecnologı́as. (a) Tecnologı́as actuales y (b) futuras
tecnologı́as.
Existen dos clases de interconexiones [8]: las locales
y las globales. Las interconexiones locales se usan para
conectar compuertas lógicas dentro de los bloques lógicos y
cuando los transistores y los bloque se reducen, estas interconexiones se escalan también. Las interconexiones globales conectan muchos bloques y usualmente abarcan una
parte significativa del chip; debido al incremento de la densidad y tamaño del chip, estas interconexiones realmente se
vuelven más grandes.
Usualmente para mantener el desempeño de las interconexiones globales, estas no se escalan o incluso, se incrementan sus dimensiones en la misma proporción que el
tramaño del chip, lo que se conoce comunmente como escalamiento inverso. En este esquema la resistencia se reduce y la capacitancia se incrementa, resultando en un retardo RC constante a expensas de mayor densidad de las
interconexiones [9]. Si las interconexiones globales no se
escalan en longitud, el retardo en ellas con respecto al retardo de compuerta y la capacitancia de acoplamiento entre
interconexiones se incrementa.
Actualmente se usan nuevos materiales en las interconexiones como el cobre (Cu) y los dieléctricos de baja k, para
aliviar la degradación del desempeño de las interconexiones.
El cobre, con menor resistividad que el aluminio, con excelente robustez a la electromigración y con su relativamente
bajo costo, se ha convertido en una mejor opción que el aluminio. Por su parte, los materiales dieléctricos con baja
k reducen las capacitancias parásitas entre las interconexiones. De esta forma, la combinación de un aislante de
baja k y el cobre, conducirá a una mejora en el desempeño
de las interconexiones y una reducción de su costo. No obstante, estas soluciones por sı́ solas pueden no ser suficientes
para solucionar el problema de las interconexiones [5] [10].
La capacitancia de acoplamiento entre las interconexiones vecinas puede provocar que una transición lógica en
una de ellas induzca un pulso de ruido en la otra. Este pulso
de ruido puede propagarse y llegar a las entradas de las compuertas lógicas, de esta forma, pueden ocurrir fallas lógicas
y la confiabilidad de los circuitos se puede reducir.
La lógica dinámica de precarga es más susceptible al
ruido de acoplamiento capacitivo debido al proceso de almacenamiento de carga en un capacitor que usa para conservar el voltaje. En alguna parte de la operación normal
de la lógica dinámica, los nodos dinámicos no están conectados a los rieles de alimentación y tierra; de esta forma, la
lógica dinámica de precarga no se puede recuperar si el nodo
dinámico de precarga se ha descargado debido a la presencia de un pulso de ruido. Sin embargo, la lógica dinámica
de precarga se usa cada vez más en los sistemas dinámicos
actuales debido a su alto desempeño.
Ası́, la necesidad de sistemas de alto desempeño con
mayor tolerancia al ruido es evidente, por lo que es necesario diseñar técnicas de tolerancia al ruido que soporten
sus efectos con poca degradación en el desempeño.
3. TÉCNICAS DE TOLERANCIA AL RUIDO
EXISTENTES
Recientemente se han propuesto muchas técnicas de tolerancia al ruido en los circuitos digitales dinámicos para reducir los problemas de integridad de las señales [11]–[17].
La mayorı́a de ellas incrementa la inmunidad al ruido elevando el voltaje de umbral de ruido (Vnt ) de las compuertas
dinámicas mediante la precarga de los nodos internos de la
lógica N usando las señales de entrada y de reloj o el nodo
dinámico de precarga. En este trabajo Vnt se define como
el voltaje de entrada mı́nimo necesario para provocar una
transición lógica en la salida.
La técnica de espejo [11], mostrada en la Fig. 2(a)
para una compuerta AND Dominó de 2 entradas, duplica la
lógica N y el nodo entre las lógicas duplicadas se precarga
a través del transistor Mn empleando el principio del disparador Schmitt. En la fase de evaluación el transistor Mn
está encendido y el nodo NP se precarga a Vdd − Vt,Mn .
Debido al efecto de cuerpo, el voltaje de umbral de ruido
del bloque N superior se incrementa y se forma un divisor
de voltaje resistivo entre el transistor Mn y el bloque N inferior si durante la fase de evaluación todas las entradas se
encienden. Ası́, el nodo NP se descarga a través del bloque
N inferior y el bloque N superior se enciende para descargar
el nodo dinámico P . A pesar de que esta técnica no sufre
de disipación de potencia estática, sı́ eleva el retardo debido
a que se ha duplicado la lógica N.
La Fig. 2(b) muestra la técnica de Bobba [12] para una
compuerta AND Dominó de 2 entradas. En esta técnica, se
agregan más transistores a la lógica N para mejorar la tolerancia al ruido: por cada transistor NMOS en la lógica N
original se agrega un transistor NMOS y uno PMOS que eleva el voltaje de los nodos internos N1 y N2 mientras las
entradas de la compuerta están en un nivel bajo. Si durante
la fase de evaluación todas las entradas se van a un nivel
alto, se forma un divisor de voltaje entre los transistores que
CLK
CLK
P
B
SAL
N1
A
Mn
A
P
SAL
NP
N2
B
CLK
CLK
(a)
CLK
P
(b)
SAL
CLK
A
M TT1
P1
Circ. de retardo
MN
SAL
CLK
P2
MP
A
B
P3
M TT2
B
P4
CLK
CLK
(c)
(d)
Fig. 2. Técnicas de tolerancia al ruido anteriores: (a)
Técnica de espejo, (b) Técnica de Bobba, (c) Técnica del
transistor gemelo, y (d) Técnica de Mendoza.
se han añadido en los nodos N1 y N2 . La mejora en la tolerancia al ruido se obtiene de dos formas: (a) igualando el
Vth de la compuerta AND al Vth de los inversores estáticos
que operan como divisores de voltaje, el cual se puede ajustar modificando la razón de ancho a largo de los transistores;
y (b) elevando el voltaje del nodo de la fuente del transistor
NMOS superior en la lógica N, evitando ası́ las corrientes
de fuga de subumbral desde el drenaje hacia la fuente. Una
desventaja de esta técnica es la penalización tan grande en
el retardo debido a que la lógica N se tiene que duplicar y
por ende, la capacitancia asociada en las entradas aumenta
el consumo de potencia debido al mayor número de transistores.
La técnica del Transistor Gemelo [13], mostrada en la
Fig. 2(c), eleva el voltaje de los nodos internos de la lógica
N por medio de transistores adicionales MT T . Debido al
efecto de cuerpo, el voltaje de umbral de ruido de los transistores en la lógica N se eleva, de esta forma se mejora la
tolerancia al ruido de la compuerta. Una desventaja de esta
técnica es que al usar las entradas de las compuertas para
elevar el voltaje de los nodos internos de la lógica N, aumenta la capacitancia de entrada de las mismas; más aún,
esta técnica no se puede aplicar a lógica en arreglos de tipo
pipeline tal como la TSPC, debido a que las entradas al
bloque tipo N se encuentran flotando en la fase de evaluación. Al respecto, considérese el caso cuando esta técnica
se aplica a bloques N en un sistema pipeline; si todas las
entradas de un bloque N están en un nivel lógico alto en el
inicio de la fase de evaluación, el nivel de voltaje de la entrada superior se degrada por medio de un mecanismo de
redistribución de carga. De esta forma, para aplicar esta
técnica en la lógica TSPC es necesario colocar búfers entre
los bloques P y N.
La Fig. 2(d) muestra una técnica recientemente publicada en [14]. Esta técnica añade un transistor MN en la
parte superior de la lógica N y una circuiterı́a de retardo
entre la señal de reloj y la compuerta de MN , también se
agrega un transistor PMOS MP , controlado por la señal
de reloj, para acelerar la precarga del nodo P2 . En la fase
de precarga, cuando el reloj está a cero, la salida de la circuiterı́a de retardo (NCLK) se eleva hasta VDD encendiendo
el transistor MN , por lo tanto, el nodo P2 se puede precargar a VDD a través de MN y MP . Durante la fase de evaluación el transistor MN se apaga puesto que la señal NCLK
se va a cero, de esta forma el nodo P1 virtualmente se aı́sla
de las entradas durante el resto de la fase de evaluación.
Ası́, cualquier influencia de ruido en las entradas de la compuerta no se reflejará en el nodo P1 y más aún, la tolerancia
al ruido antes de que el transistor MN se apague también
se incrementa ya que el nodo interno P2 ha sido precargado
durante la fase de precarga y, debido al efecto de cuerpo, el
voltaje de umbral de ruido se ha elevado. Una desventaja
de esta técnica es que tiene problemas de redistribución de
carga que provocan glitches, aumentando ası́ el consumo de
potencia.
4. LA TÉCNICA DE TRANSFERENCIA DE CARGA
La Técnica de Transferencia de Carga es una mejora a la
técnica presentada en [14], donde ahora los mecanismos de
redistribución de carga se aprovechan para lograr mayor inmunidad al ruido. La Fig. 3 muestra un latch TSPC implementado con esta nueva propuesta. Esta técnica añade un
transistor NMOS (MN ) en la red de descarga de la etapa
de entrada y un transistor PMOS (MP ) para formar un divisor de voltaje resistivo como en [18]. El voltaje de compuerta de estos dos transistores se controla mediante la señal
NCLK, la cual se genera localmente a partir de la señal de
reloj (CLK) por medio de tres inversores en serie. El transistor controlado por el reloj, M2 , que usualmente se coloca
con su drenaje a tierra, es decir, en la parte inferior de la red
de descarga, ahora se reordena y se coloca en la parte superior de la red de descarga y es la lógica N (la cual puede ser
un transistor simple o una combinación de ellos) la que se
coloca hasta abajo de la red de descarga.
En la fase de precarga (CLK=0, NCLK=0), la fuente del
transistor M2 (nodo Prec) se carga a VDD a través del transistor MP ; esto incrementa el voltaje de umbral del ruido
de M2 y, por consiguiente, la inmunidad al ruido de toda
la compuerta. En operación normal, al inicio de la fase de
CLK
M2
circuito
de retardo
Prec2
MP
CLK
Prec
NCLK
5
M3
Salida
M4
M5
MN
Din. convencional
Tecnica de Mendoza
Tecnica de transferencia de carga
4
Amplitud del ruido (V)
M1
3
2
1
Entradas
Logica N
0
0
50
100
150
200
250
300
350
400
450
500
Ancho del pulso de ruido (ps)
Fig. 3. Diagrama esquemático de la técnica de Transferencia de Carga.
Fig. 5. Curvas de inmunidad al ruido de las compuertas
TSPC AND de 5 entradas.
Voltages (lin)
CLK
Dinamica convencional
Tecnica de Mendoza
Tecnica de transferencia de carga
4
2
Amplitud de ruido (V)
Voltages (lin)
Voltages (lin)
Voltages (lin)
5
0
NCLK
2
NCLK
0
2
3
2
1
ENTRADAS
0
0
2
0
0
.global pot
0
50
100
150
200
250
300
350
400
450
500
Ancho del pulso de ruido (ps)
SALIDA
2n
4n
6n
8n
10n
Time (lin) (TIME)
12n
14n
16n
Fig. 4. Operación normal de la técnica de Transferencia de
Carga en una compuerta AND TSPC de 2 entradas.
evaluación (CLK=1), la señal NCLK se eleva a VDD , MP
está apagado y MN se enciende. El tiempo que la señal
NCLK permanece en alto se conoce como la ventana de
transparencia, la cual debe ser lo suficientemente grande
para asegurar la evaluación correcta de la lógica N. Cuando
la señal NCLK se va a cero, el nodo Prec se eleva a VDD ya
que MP se enciende otra vez. M2 también se enciende ya
que el reloj todavı́a está en alto. De esta forma, si el nodo
dinámico Prec2 fue descargado en una operación normal o
por un pulso de ruido, ocurre una redistribución de carga
desde el nodo Prec hacia el nodo dinámico Prec2, esta inyección de carga en el nodo dinámico da a esta técnica una
propiedad de renovación de la salida, la cual también incrementa la inmunidad al ruido de la compuerta. En la Fig. 4 se
muestra la operación de una compuerta AND de 2 entradas
implementada con la técnica de Transferencia de Carga.
Fig. 6. Curvas de inmunidad al ruido de las compuertas
TSPC OR de 5 entradas.
5. RESULTADOS DE SIMULACIÓN Y
COMPARACIONES
El desempeño y la inmunidad al ruido de la técnica de Transferencia de Carga se analiza y compara con la técnica presentada en [14] –la cual tiene mejor inmunidad al ruido que
la técnica de Bobba [12] y la técnica de transistor gemelo
[13]–, ası́ como con la lógica TSPC convencional. Se presentan resultados de simulación para compuertas TSPC AND
y OR de 5 entradas.
En las simulaciones se usó una tecnologı́a de 0.35 µm
CMOS AMS. El tamaño de los transistores se escogió para
alcanzar una frecuencia de reloj de fCLK = 1.0 GHz con
un latch TSPC tipo P como carga en la salida y una fuente de
alimentación de VDD = 3.3 V . El pulso de ruido inyectado
en las entradas de las compuertas se caracteriza por su ancho
y amplitud y para hacer las simulaciones más reales, todas
las entradas y la señal de reloj se manejan a través de búfers.
Las métricas de ruido usadas en este artı́culo fueron la
curva de inmunidad al ruido [19] y la energı́a de umbral de
ruido promedio ANTE [11] ya que éstas muestran la canti-
dad de energı́a que un pulso de ruido necesita para afectar
a una compuerta y no solo la amplitud. Las figuras 5 y 6
muestran las curvas de inmunidad al ruido de las técnicas
en compuertas AND y OR de 5 entradas, respectivamente.
Como se puede ver, la técnica de Transferencia de Carga
tiene la mejor inmunidad al ruido.
La Tabla 1 muestra el desempeño de las compuertas
AND. La técnica de Transferencia de Carga incrementa el
retardo y el consumo de potencia en un 20% y 7% sobre la
lógica convencional, respectivamente. Estas penalizaciones
son incluso menores que para el caso de la técnica propuesta
en [14]. La métrica ANTE se mejora en 2.6× y 8.6× sobre
[14] y la lógica convencional, respectivamente.
Tabla 1. Desempeño de las compuertas TSPC AND de 5
entradas.
TÉCNICA
Convencional [4]
[14]
Este trabajo
Retardo
(ps)
144.4
174.4
174
Potencia
(mW )
1.14
1.42
1.23
ANTE
(V 2 ps)
608.6
1988.3
5249.9
AN T E
Retardo
2
(V )
4.2
11.4
30.1
previamente publicadas y la lógica dinámica convencional,
respectivamente.
7. REFERENCIAS
[1] J. A. Davis et. al., “Interconnect Limits on Gigascale Integration (GSI) in the 21st Century,” Proceedings of the IEEE, vol. 89, no. 3, pp. 305–324,
Mar. 2001.
[2] S.-H. Choi, B. Paul, and K. Roy, “Dynamic Noise
Analysis with Capacitive and Inductive Coupling in Precharge-Evaluate Circuits,” in AsiaSouth Pacific Design Automation Conference/
VLSI Conference, 2002, pp. 65–70.
[3] P. Larsson and C. Svensson, “Noise in Digital Dynamic CMOS Circuits,” IEEE Journal of
Solid-State Circuits, vol. 29, no. 6, pp. 655–662,
June 1994.
[4] J. Yuan and C. Svensson, “High-Speed CMOS
Circuit Technique,” IEEE Journal of Solid-State
Circuits, vol. 24, no. 1, pp. 62–70, Feb. 1989.
La Tabla 2 muestra que la técnica de Transferencia de
Carga penaliza un 9% en el retardo y 23% en el consumo
de potencia sobre la lógica dinámica convencional, sin embargo, mejora la métrica ANTE en 2.4× y 5.5× sobre [14]
y la lógica convencional, respectivamente. De esta forma,
el cociente ANTE-retardo de la nueva propuesta, para los
dos tipos de compuertas, es el mejor en las comparaciones
(ver Tablas 1 y 2). Esto significa que la nueva propuesta
es eficiente para incrementar la tolerancia al ruido de las
compuertas dinámicas con una penalización reducida en el
retardo.
[6] J. Cong, Z. Pan, L. He, C-K. Koh and K-Y. Khoo,
“Interconnect Design for Deep Submicron ICs,”
in Proceedings of the IEEE International Conference on Computer-Aided Design, Nov. 1997, pp.
478–485.
Tabla 2. Desempeño de las compuertas TSPC OR de 5 entradas.
[7] R. Kumar, “Interconnect and Noise Immunity
Design for the Pentium 4 Processor,” Intel Technology Journal, Q1 2001 Issue, Feb. 2001.
TÉCNICA
Convencional [4]
[14]
Este trabajo
Retardo
(ps)
130.9
159.4
143.8
Potencia
(mW )
1.01
1.37
1.25
ANTE
(V 2 ps)
495.1
1146.3
2747.6
AN T E
Retardo
2
(V )
4.64
12.47
36.5
6. CONCLUSIONES
Los resultados de simulación muestran que la nueva técnica
propuesta de tolerancia al ruido mejora significativamente
la inmunidad al ruido en los circuitos dinámicos mediante
la combinación eficiente de varias estrategias de inmunidad.
Esta propuesta es flexible puesto que se puede usar en compuertas de tipo AND y OR. Los resultados de simulación
muestran una mejora de hasta 2.6× y 8.6× sobre las técnicas
[5] K. Rahmat, O. S. Nakagawa, S-Y. Oh, J. Moll and
W. T. Lynch, “A Scaling Scheme for Interconnect
in Deep-Submicron Processes,” HP Labs, HPL95-123, Tech. Rep., Nov. 1995.
[8] R. Ho, K. W. Mai and M. A. Horowitz, “The Future of Wires,” Proceedings of the IEEE, vol. 89,
no. 4, pp. 490 –504, Apr. 2001.
[9] H. B. Bakoglu, Circuits, Interconnections and
Packaging for VLSI. Addison-Wesley, 1990.
[10] D. Sylvester, C. Hu, O. S. Nakagawa and S-Y.
Oh, “Interconnect Scaling: Signal Integrity and
Performance in Future High-Speed CMOS Designs,” in Proc. of the 1998 Symposium on VLSI
Technology, 1998, pp. 42–43.
[11] L. Wang and N. R. Shanbhag, “Noise-Tolerant
Dynamic Circuit Design,” in Proceedings of the
IEEE International Symposium on Circuits and
Systems, May 1999, pp. 549–552.
[12] S. Bobba and I. N. Hajj, “Design of Dynamic Circuits with Enhanced Noise Tolerance,” in Twelfth
Annual IEEE International ASIC/SOC Conference, 1999, pp. 54–58.
[13] G. Balamurugan and N. R. Shanbhag, “The TwinTransistor Noise-Tolerant Dynamic Circuit Technique,” IEEE Journal of Solid-State Circuits,
vol. 36, no. 2, pp. 273–280, Feb. 2001.
[14] F. Mendoza-Hernández, M. Linares and V. H.
Champac, “Design of CMOS Dynamic Circuits
with Improved Noise Tolerance,” in Proceedings of the IX Workshop IBERCHIP, La Habana,
Cuba, Mar. 2003.
[15] A. Lakshmanan and R. Sridhar, “Input Controlled Refresh for Noise Tolerant Dynamic Circuits,” in Proceedings of 14th Annual IEEE International ASIC/SOC Conference, Sept. 2001, pp.
129–133.
[16] Y. Im and K. Roy, “CASh: A Novel ”Clock as
Shield” Design Methodology for Noise Immune
Precharge-Evaluate Logic,” in IEEE/ACM International Conference on Computer Aided Design,
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[17] Y. Im and K. Roy, “LALM: A Logic-Aware Layout Methodology to Enhance the Noise Immunity
of Domino Circuits,” in Proceedings of the IEEE
Computer Society Annual Symposium on VLSI,
Feb. 2003, pp. 45–52.
[18] J. J. Covino, “Dynamic CMOS Circuits with
Noise Immunity,” in U.S. Patent 5650733, 1997.
[19] G. A. Katopis, “Delta-I Noise Specification for
a High-Performance Computing Machine,” Proceedings of the IEEE, vol. 73, no. 9, pp. 1405–
1415, Sept. 1985.