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Universidad Politécnica de Madrid
ETSI de Telecomunicación
Departamento de Ingeniería Electrónica
Circuitos Electrónicos (CELT)
Descripción del proyecto
Curso 2013-2014
Convocatoria de Julio
Demodulador y decodificador de
la señal DCF77
Álvaro de Guzmán Fernández
MODIFICACIONES
PROTOTIPO
OBLIGATORIAS
PROPUESTO
EN
RESPECTO
LA
AL
CONVOCATORIA
ORDINARIA DE ENERO
En la convocatoria de Julio deberá realizarse un prototipo similar al de la convocatoria de enero
modificándolo de acuerdo a las siguientes especificaciones:
1. La señal de bits estará compuesta por una portadora de 2 KHz modulada en amplitud al 25%
cuyos bits tienen la siguiente temporización y estructura:
0 1 0 SYNC 0 25 ms
250 ms
1 1 50 ms
250 ms
250 ms
250 ms
250 ms
250 ms
Forma de onda contenida en el fichero mp3
0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 1
SYNC
DEC hora UNID hora DEC min UNID min checksum
Trama correspondiente a la hora 21:40
21:40
SYNC
21:41
SYNC
21:42
. . .
SYNC
21:49
SYNC
Secuencia completa contenida en el fichero mp3
2. Deberán obtenerse 40 muestras por cada tiempo de bit, por lo tanto será necesario
reescalar adecuadamente la señal CLK_M para tener en cuenta que el nuevo tiempo de bit
es de 250 ms.
3. El filtro paso banda deberá centrarse en la frecuencia de 2 KHz.
4. El filtro paso bajo deberá rediseñarse para tener en cuenta que el nuevo tiempo de bit
es cuatro veces menor que el utilizado en la práctica de febrero.
5. En este caso la señal de datos está compuesta por 18 bits:





Decenas de la hora codificadas en BCD con 3 bits.
Unidades de la hora codificadas en BCD con 4 bits.
Decenas de los minutos codificadas en BCD con 3 bits.
Unidades de los minutos codificadas en BCD con 4 bits.
4 bits de checksum que codifican en binario la suma de los bits de la secuencia
anterior. El bit más significativo se transmite en primer lugar.
6. Deberá calcularse el checksum de la secuencia recibida (suma de los primeros 14 bits)
y compararlo con el que llega en la propia secuencia. Si son distintos se encenderá
uno de los LED de la tarjeta BASYS 2.
Para calcular el checksum deberán utilizarse varios sumadores de 4 bits de entrada sin
acarreo (ni de entrada ni de salida), debidamente descritos en VHDL y conectados entre sí en
un fichero de descripción estructural separado. Dicho fichero se integrará posteriormente con el
fichero de descripción estructural del circuito completo.
X Y
Sumador de 4 bits
S
Tras sumar los 14 bits de la secuencia, se obtendrá un valor binario de 4 bits que se comparará con
los 4 bits de checksum recibidos mediante un comparador combinacional.
A continuación se muestra un diagrama de bloques del circuito pedido:
LED
Módulo de
visualización
Comparador
4 bits
Sumador compuesto por
sumadores de 4 bits
Registro
SIN
EN
Registro de
desplazamiento
En la página web de la asignatura se encuentra el fichero mp3 necesario para realizar este prototipo.
(fichero hora_21_40_checksum.mp3). Este fichero contiene un error intencionado en el
checksum correspondiente a la trama: 21:43. De este modo podrá comprobar que funcionan bien
los módulos de control de checksum.
A demás deberán de cumplirse los niveles de señal exigidos en cada etapa para la
convocatoria de Enero. Consulte el enunciado.
La estructura jerárquica del código VHDL será por tanto la siguiente (los módulos subrayados son
nuevos módulos que tendrá que implementar):

principal.vhd: fichero con descripción arquitectural (conexiones) de interconexión de módulos:
o gen_reloj.vhd
o reg_desp40.vhd
o sumador40.vhd
o comparador.vhd
o AND2.vhd
o reg_desp.vhd
o registro.vhd
o autómata.vhd
o checksum.vhd : módulo estructural que calcula el checksum
 sumador4bit : descripción VHDL de un sumador de 4 bits
o visualización.vhd
 MUX4x4.vhd
 decod7s.vhd
 refresco.vhd
Memoria escrita y entrega:
La memoria escrita deberá contener necesariamente los siguientes apartados:
1. Diagrama completo del circuito analógico donde puedan distinguirse correctamente
valores de los componentes y las conexiones entre ellos.
los
2. Diagrama completo del circuito digital donde puedan apreciarse claramente las entradas y
salidas de cada bloque y sus interconexiones.
3. Medida de los dos filtros (paso banda y paso bajo) en módulo y fase
4. Cálculo de polos y ceros para cada uno de los filtros. NO ES NECESARIO DIBUJAR LOS
DIAGRAMAS DE BODE
4. Descripción de cada bloque analógico especificando su diseño.
5. Descripción de cada bloque digital especificando su funcionamiento.
6. Código VHDL completo.
La fecha de entrega se publicará más adelante en la página web de la asignatura.
Reserva de puestos y utilización del laboratorio:
El laboratorio tendrá 5 puestos reservados para realizar la práctica de esta asignatura durante el
segundo semestre del curso. Estos puestos se asignan exclusivamente mediante reserva a través
del portal de la asignatura.
Evaluación:
La evaluación se realizará de acuerdo al siguiente procedimiento:
Puntos
Examen oral sobre el circuito realizado donde se evaluará la calidad de la memoria, el
funcionamiento de la práctica y el conocimiento sobre el circuito y los equipos del
laboratorio
80
Prueba escrita sobre conocimientos generales acerca del enunciado y la guía de
referencia sobre la tarjeta BASYS2
20
No se contempla en esta convocatoria el desarrollo de mejoras.