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IV Congreso Microelectrónica Aplicada (uEA 2013)
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Decodificación HRPT de Satélites Meteorológicos
(NOAA) Utilizando Dispositivos Lógicos
Programables
C. A. Gayoso, C. M. González, M. R. Rabini, L. J. Arnone
J. Márquez
Laboratorio de Componentes
Universidad Nacional de Mar del Plata
[email protected]
Estación Receptora Mar Chiquita CELPA,
Universidad Nacional de Mar del Plata
[email protected]
Resumen—Utilizando Dispositivos Lógicos Programables
(FPGA) se desarrolló un decodificador de datos HRPT (High
Resolution Picture Transmission) emitidos por satélites meteorológicos.
Primeramente se presenta el hardware utilizado para realizar
el decodificador (módulo Morph-IC-II) detallando sus caracterı́sticas generales y modos de utilización. Posteriormente se
describen las distintas etapas que componen el sistema que
adecua los datos para su transferencia a una PC.
Palabras Claves—FPGA, HRPT, NOAA, USB.
I.
INTRODUCCI ÓN
Este trabajo se encuentra enmarcado dentro del plan de
mejoramiento del Centro de Experimentación y Lanzamiento
de Proyectiles Autopropulsados (CELPA), estación receptora
Mar Chiquita, por intermedio de un convenio realizado entre
la Fuerza Aérea Argentina y la Universidad Nacional de Mar
del Plata. Contemplado en el proyecto FAS5020 de la Fuerza
Aérea.
El trabajo consiste en la recepción de imágenes emitidas
por Satélites Meteorológicos NOAA (National Oceanographic
and Atmospheric Administration) en formato HRPT (High
Resolution Picture Transmission).
El objetivo del proyecto es la realización de un sistema de
bajo costo que permita tomar los datos ya digitalizados provenientes del satélite, decodificarlos y extraer de los mismos
el reloj de sincronismo. Una vez readecuados, mediante un
protocolo propio son ingresados a una PC estándar a través
de su puerto USB. Estos datos son procesados en la PC con
programas de uso corriente para estas aplicaciones. El sistema
se implementó con dispositivos lógicos programables (FPGA).
En principio se presentan el tipo de satélite involucrado
y el formato de los datos recibidos, luego se describe el
hardware utilizado y finalmente se detalla el sistema digital
implementado.
II. SAT ÉLITES POLARES NOAA (NATIONAL
OCEANIC AND ATMOSPHERIC ADMINISTRATION)
Son satélites de baja altura que recorren una órbita con
sentido norte-sur que pasa por los polos (órbita polar), la cual
en combinación con la rotación de la Tierra (este-oeste), les
permite cubrir la mayor parte de la superficie terrestre en un
determinado perı́odo. Viajan a unos 850 km de altura sobre el
nivel del mar y completan su órbita en aproximadamente 102
minutos [1] [2].
Capuran imágenes en 5 bandas espectrales, dos visibles (vis)
y tres infrarrojas (inf) [1] [3].
Los satélites con este tipo de órbita tienen una sincronización con el sol, que permite cubrir cada área de la
Tierra en un tiempo local constante cada dı́a. La mayorı́a de los
satélites en la actualidad tienen una órbita polar. Los Satélites
NOAA están provistos de dos mecanismos de emisión: APT
(Automatic Picture Transmission) y HRPT (High Resolution
Picture Transmission) en una frecuencia de 1600 a 1700
MHZ. Las caracterı́sticas fundamentales de estos satélites se
muestran en el cuadro I.
En la figura 1 se detalla el Frame correspondiente a una
lı́nea en HRPT, donde a cada pixel le corresponden 10 bits de
información [2] [3].
Para establecer el comienzo de cada lı́nea se tiene que
detectar la palabra de sincronismo, que debe repetirse 6 veces
(60 bits)
Satélite
Formato
Canales
Res.
pixel/lı́nea
bits/pixel
NOAA
NOAA
APT
HRPT
1Vis 1Inf
2Vis 3Inf
4Km
1,1Km
909
2048
8
10
Cuadro I
C ARACTER ÍSTICAS DE TRANSMISI ÓN ,
1010000100
SAT ÉLITES
Velocidad
(kbit/s)
33,28
665,4
NOAA.
Primera palabra de sincronismo
6 palabras de
sincronismo
744
palabras
6 x 10 b
744 x 10 b
ch. 1
ch. 2
pixel 1 pixel 1
.......
ch. 5
pixel 2048
100
palabras
100 x 10 b
2048 x 10 b x 5
11090 x 10 b
Figura 1. Frame HRPT.
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MOSFET POWER SWITCH
VCCUSB
50
3V3IO V_Bank4
VCCSW
3.3V REG
IO CONNECTORS
1.2V REG
PROGRAMMING
INTERFACE
VBUS
JUMPER
USB
CONNECTOR
V_Bank4
VCCUSB
3.3V REG
VCC3V3
USB
data
1.2DV
3V3IO
ALTERA
CYCLONE TWO
EP2C5F256C8N
FPGA
FT2232H
USB INTERFACE
IC
DATA
TRANSFER
INTERFACE
12MHz XTAL
29 30
1
VCC3W
3V3IO
2
17 18
17 18
29 30
BANK4 IO
BANK4 IO
J1
J2
IO
IO
EXT
CLOCK
INT
CLOCK
14
93C56 USB
CONFIGURATION
EEPROM
50MHz
OSCILLATOR
IO
IO
3V3IO
12
J4
J3
JTAG
PORT
JTAG
Figura 2. Diagrama en Bloques Morph-IC-II.
compilación, un archivo .rbf (raw binary file). Con este archivo
y el programa utilitario de carga MorphLD, incluido en el
paquete de Morph-IC-II, se produce la configuración del
dispositivo lógico programable.
En la implementación de este sistema se utilizaron los
siguientes recursos de la FPGA mencionada:
Total de Elementos Lógicos: 404 / 4608 (9 %)
Total de Registros : 196 / 4608 (4 %)
Figura 3. Morph-IC-II.
III.
HARDWARE UTILIZADO
Luego de realizar un análisis de costos y disponibilidad en
el mercado se decidió utilizar para su implementación la placa
Morph-IC-II de FTDI Chip [4].
Morph-IC-II es un módulo que incorpora la FPGA
EP2C5F256C8N Cyclone II de Altera y el CI FTDI FT2232H
(FT) [5]. La comunicación entre la FPGA y la PC se realiza
a través del FT por un puerto USB 2.0 de alta velocidad
(480 M B/s). En la figura 2 se muestra el Diagrama en
Bloques del módulo y una vista del mismo en la figura 3.
Se destaca el conector USB a través del cual se puede
programar la FPGA desde la PC, como ası́ también transferir
datos en ambos sentidos entre PC y FPGA.
Se cuenta con cuatro conectores donde están disponibles
pines de los distintos bancos de la FPGA, alimentaciones, y
señales de control y de datos entre el FT y la FPGA para su
monitoreo.
Se puede ingresar un clock externo o utilizar un oscilador
interno de 50 MHz.
Para programar la FPGA se debe generar, luego de la
IV. DESARROLLO DEL SISTEMA
En la figura 4 se muestra la estructura del sistema con
sus distintas etapas. Las mismas fueron realizadas utilizando
lenguaje de descripción de hardware VHDL.
El diseño contempla la posibilidad de producir una imagen
de test que permite monitorear su correcto funcionamiento.
Los datos provenientes del satélite ingresan al sistema en
forma serie y codificados, a través de un optoacoplador de
alta velocidad. El código que utiliza es el Manchester [6], que
permite realizar una transmisión segura, y enviar el reloj de
sincronismo junto con los datos.
Se utilizó el reloj interno de 50 MHz y se alimentó el
módulo desde la PC por el puerto USB.
IV-A. Test HRPT
En este bloque se genera un patrón de contraste para cada
uno de los cinco canales de acuerdo al Frame de la figura 1.
Los datos son emitidos en serie a 780 Kbit/s generando para
cada canal una imagen caracterı́stica de 200 lı́neas.
Todas son mostradas en una misma pantalla como se
visualiza en la figura 5.
IV-B. Codificador Manchester
Los datos correspondientes a la imagen se combinan con
el reloj que se utilizó en su generación. La combinación es
equivalente a una XOR entre el reloj y los datos.
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Clk (q[5])
Codificador
Manchester
Test HRPT
Reset
Clk (q[4])
GCLK
50 MHz
Contador
q[22..0]
Datos
´
satelite
Reset
Mux
´
Seleccion
B B5
Clk
Clk (q[1])
Reset
Reset
B B6
Reset
Decodificador
Manchester
Pulsador
Reset
Clk rec
Dato serie
WR
Clk (q[0])
Controlador
PC
Reset
Txe
Canal A
AD[7..0]
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valor que le corresponde al dato decodificado, de acuerdo al
nivel que presenta la muestra 12. Este mecanismo permite que
el detector se mantenga enganchado aún con corrimientos de
frecuencia considerables.
En condiciones normales la señal a detectar tiene una
frecuencia de reloj de 1,3 MHz. La velocidad del sistema
se adaptó a la velocidad real de los datos a recuperar en la
Estación.
Como resultado de la simulación, utilizando el software
Quartus II de Altera [7] se obtuvo una f0máx = 100, 34M Hz.
Si se usa un reloj de 100 MHz y se reduce el número de
muestras al mı́nimo necesario para no perder el sincronismo
aún con los mayores corrimiento de fase esperables, se podrı́an
recibir datos a 25 MHz con el esquema circuital propuesto.
IV-D. Controlador PC
Este circuito tiene como función realizar la comunicación
con el integrado FT2232H el cual dialoga por el puerto USB
con la PC. Las vı́as de comunicación disponibles luego de
la configuración de la FPGA son los canales A y B con los
enlaces que se muestran en la figura 6.
Figura 4. Estructura del Sistema.
AD[0..7]
RXF
TXE
USB
FT2232HQ
USB
INTERFACE
RD
WR
SIWUB
ALTERA
CYCLONE II
EP2C5F256C8N
FPGA
CLKOUT
OE
CANAL A
B B1
BB2
Figura 5. Patrón de contraste.
USB
FT2232HQ
USB
INTERFACE
A este detector pueden ingresar los datos provenientes del
satélite o de la señal de Test. Esta selección se realiza desde
la PC con un comandando al Multiplexor.
El dato codificado es muestreado por un reloj con una
frecuencia 16 veces mayor que la utilizada para generarlo.
El decodificador cumple la función de recuperar el reloj
de generación, que quedará sincronizado con los datos decodificados obtenidos. A partir de un cambio en el dato
codificado se comienzan a tomar las muestras, decidiendo el
BB4
B B5
ALTERA
CYCLONE II
EP2C5F256C8N
FPGA
B B6
La codificación Manchester permite al receptor, con la
detección de sólo una señal, recuperar el reloj y los datos.
Además evita la pérdida de sincronismo aún con largas series
de unos y ceros.
IV-C. Decodificador Manchester
B B3
CANAL B
Figura 6. Canales A y B.
El canal A se utilizó para enviar los datos del módulo a la
PC. El canal B para recibir comandos enviados de la PC al
módulo.
Los datos se envian a la PC en un byte por el canal A
(AD7.. AD0). Se utilizaron las lı́neas de control WR y TXE.
Cuando el dato está presente en el bus se pone WR=1 durante
un tiempo para que el integrado lo lea, luego se lleva a WR=0.
El integrado contesta mandando un pulso por TXE indicándole
que lo leyó y que está listo para recibir un nuevo dato. Para
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esta comunicación se usó el Modo Ası́ncrono FT245 FIFO
que utiliza el canal A por defecto.
Para la comunicación de la PC con el módulo se utilizó el
Canal B en el Modo MPSSE (Multi Protocol Synchronous
Serial Engine) como GPIO (General Purpose IO)[8] [9]. En
este modo la placa permite el acceso de cinco lı́neas a la FPGA
que pueden ser utilizadas como entradas o salidas. Para que
el FT trabaje en el modo MPSSE debe ser programado desde
la PC.
Para la recepción, de los dos comandos necesarios, se
tomaron las lı́neas BB5 y BB6 como entradas. La primera
produce la selección de datos: satélite o test, mientras que
la segunda permite resetear el sistema. Luego de un reset
queda en espera de detectar la palabra de sincronismo de un
nuevo Frame. El reset puede producirse también accionando
un pulsador vinculado al módulo.
Las palabras recibidas desde el satélite son de 10 bits. Para
la transmisión de cada palabra a la PC se utilizan dos bytes.
Cada byte debe ser ingresado en forma paralela al FT. Los
2 bits más significativos corresponden al código de operación
(CO), los 5 menos significativos al dato y el bit vacante vale
siempre 0.
CO
CO
CO
CO
=
=
=
=
11
10
01
00
el próximo byte contiene el primer dato.
el contenido del byte es un dato.
el byte anterior contuvo el último dato.
se queda en espera.
En este circuito se detecta también la palabra de sincronismo, cuya cuenta debe llegar a 6 para indicar que se trata de
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un nuevo Frame.
V.
CONCLUSIONES
Se logró desarrollar un sistema de bajo costo que transfiere
los datos serie, emitidos por satélites meteorológicos, a una
PC estándar, para su posterior procesamiento en producción
de imágenes.
Este sistema, con mı́nimos cambios, puede adecuar y transferir datos a una velocidad de 12,5 Mbits/seg, mucho mayor
que la requerida en esta aplicación, pero más acorde a las
actuales posibilidades de transmisión.
R EFERENCIAS
[1] I. E. Morales Rı́os. Visor de Imágenes de Alta Resolución HRPT, Tesis
de Licenciatura. Universidad Autónoma de Puebla, Facultad de Ciencias
de la Computación, Puebla, México, 2005.
[2] Landsat Ground Station. Manuales Técnicos de Operación y Mantenimiento. Estación CELPA.
[3] R. Alblas. A Multipurpose C/HRPT and HRI Decoder. Remote Imaging
Group Journal, 2000.
[4] Future Technology Devices International Ltd. FTDI Chip. Morph-IC-II,
Datasheet. FTDI Chip, 2011.
[5] Future Technology Devices International Ltd. FTDI Chip. FT2232H Dual
High Speed USB to Multipurpose UART/FIFO IC. FTDI Chip, 2010.
[6] Antonio Ricardo Castro Lechteler y Rubén Jorge Fusario. Teleinformática
para Ingenieros en Sistemas de Información, Volumen 1. Editorial
Reverté, S.A., Barcelona, España, 1999.
[7] www.altera.com. On Line.
[8] Future Technology Devices International Ltd. FTDI Chip. Aplication Note
AN135 FTDI MPSSE Basics. FTDI Chip, 2010.
[9] Future Technology Devices International Ltd. FTDI Chip. Aplication Note
AN108; Command Processor for MPSSE and MCU Host Bus Emulation
Modes. FTDI Chip, 2011.
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