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Diseño de Polarización de Baja Tensión para Transistores Cascode
Pablo Aguirre, Fernando Silveira
Instituto de Ingenierı́a Eléctrica
Universidad de la República
Montevideo, Uruguay
[email protected]
RESUMEN
En este articulo presentamos y verificamos experimentalmente el diseño del circuito de polarización más sencillo para transistores cascode, es decir, un transistor
conectado como diodo. Utilizando las ecuaciones de un
modelo compacto y válido en todas las zonas de operación (ACM), se logra fijar con precisión la tensión de
drain de los transistores del espejo justo por encima
de la tensión de saturación. Circuitos de prueba se fabricaron en tecnologı́a CMOS 0,35µm para probar la
robustez de la metodologı́a de diseño frente a distintas
zonas de operación (inversión débil, moderada y fuerte)
y frente a efectos de canal corto. La desviación estándar
en el valor medido de la tensión de drain es menor a
3 %.
1.
INTRODUCCIÓN
La etapa cascode permite aumentar significativamente la ganancia de un amplificador o la precisión de
un espejo de corriente, sin agregar etapas que consuman
corriente adicional. Sin embargo se reduce la excursión
en tensión disponible. Por tanto en aplicaciones de baja tensión es importante contar con circuitos de polarización que maximicen el rango de excursión de esas
etapas. Es decir, que polaricen el transistor cascode de
forma tal que el transistor en serie con el transistor
cascode quede en el borde de la saturación.
Muchos circuitos se han presentado en la literatura
para resolver este problema logrando además, los trabajos recientes, resolverlo en todas las zonas de inversión [1–3]. Sin embargo, los mismos utilizan estructuras
relativamente complejas que sacrifican caracterı́sticas
como área de silicio o consumo.
En este articulo mostramos que es posible utilizar
la opción más simple de circuito de polarización, un
transistor conectado como diodo, y dimensionarlo adecuadamente en cualquier nivel de inversión de los tran-
sistores de la etapa cascode, maximizando la excursión.
Si bien la técnica presentada es aplicable a cualquier
transistor cascode, en lo que sigue vamos a ejemplificarla en el caso de un espejo de corriente.
2.
MODELO ACM Y LA TENSIÓN DE
SATURACIÓN
Para diseñar un circuito que fije la tensión de drain
de los transistores del espejo justo por encima de la
tensión de saturación, es conveniente utilizar un modelo del transistor que tenga expresiones simples para
las relaciones Tensión - Corriente del transistor. Estas
expresiones, sin embargo, deben también ser continuas
en todas las zonas de operación del transistor (inversión fuerte, moderada y débil), como ası́ también sus
derivadas. El modelo ACM [4] es un modelo basado
en la fı́sica del transistor que cumple con todos estos
requerimientos. En él se expresa la corriente de drain
como:
ID = IS (if − ir )
(1)
donde if (r) es la corriente normalizada directa (reversa)
e IS es la corriente especı́fica del transistor:
W
1
nµCox φ2T
(2)
2
L
Aquı́ n es la pendiente sub-umbral, que depende levemente de VG , y µ, Cox , φT , W y L tienen sus significados habituales. En saturación directa la corriente de
drain se puede aproximar como
IS =
ID ' IS if
(3)
La expresión usual para la tensión de pinch-off es
VG − VT 0
(4)
n
y su relación con la corriente normalizada directa (reversa) y la tensión de source (drain) es
VP =
VP − VS(D) = φT f (if (r) )
(5)
donde
f (if (r) ) =
q
1 + if (r) − 2 + ln
q
1 + if (r) − 1
(6)
Por lo tanto, la caracterı́stica de salida del transistor
MOS (normalizada) de acuerdo al modelo ACM es
!
p
p
√
1 + if − 1
VDS
(7)
= 1 + if − 1 + ir + ln √
φT
1 + ir − 1
Para definir la tensión de saturación del transistor
vamos a utilizar la definición vista en [1]. En ella se define primero la ganancia “máxima” de un amplificador
gate-común como:
A=
gmS
gmD
(8)
donde gmS(D) es la transconductancia de source
(drain). En el modelo ACM se tiene la siguiente expresión:
gmS(D) =
2IS q
1 + if (r) − 1
φT
(9)
Entonces, utilizando (7) podemos escribir la tensión de
saturación, VDSsat , como ( [1, 4]) aquella tensión VDS
para la cual se tiene una cierta relación A 1 entre
las transconductancias gmS y gmD :
1 p
VDSsat
= ln (A) + 1 −
1 + if − 1
(10)
φT
A
p
VDSsat
' ln (A) + 1 + if − 1
(11)
φT
Es fácil de ver que esta expresión tiende a sus valores tı́picosptanto en inversión fuerte (if 1,
VDSsat ' φT if ) como en inversión débil (if 1,
VDSsat ' φT ln(A)). Pero además, resulta de mucha
utilidad para diseñadores analógicos, donde el nivel de
inversión, la ganancia en tensión y los rangos de excursión son parámetros usuales en cualquier diseño.
3.
DISEÑO DEL CIRCUITO DE
POLARIZACIÓN
El circuito de polarización de un transistor cascodo
debe fijar la tensión de gate del mismo de tal manera que asegure que el transistor conectado en el source
funcione correctamente, es decir, en saturación. Sin embargo, para evitar perder una porción significativa del
rango de excursión a la salida del circuito, existe un
compromiso en ese valor de polarización.
El circuito más simple posible para generar esa tensión es un transistor conectado como diodo, tal como
Figura 1: Circuito de bias propuesto para una configuración cascodo.
se muestra en la Figura 1. Este circuito no es nuevo
naturalmente, pero sin embargo no es utilizado con frecuencia debido a la aparente falta de control sobre la
tensión VD1 que fija el transistor M 3. Un primer método de dimensionar este transistor fue presentado en [5],
sin embargo, el mismo utilizaba expresiones asintóticas
para la corriente. Utilizando las ecuaciones del modelo
ACM vamos a ver que es posible dimensionar el circuito de manera que el mismo fije la tensión VD1 con
precisión cerca de la tensión de saturación de M 1, sin
importar la zona de operación de ninguno de los transistores.
Sea Ib la corriente de polarización de M 2 e Ib /k la
corriente de polarización de M 3. Ası́, de acuerdo a la
ecuación (3) obtenemos
if 2 (W/L)2
ID2
=k=
ID3
if 3 (W/L)3
(12)
y por lo tanto
if 3 = if 2
(W/L)2
k(W/L)3
(13)
Utilizando la ecuación (5) podemos escribir la tensión pinch-off de los transistores M 2 y M 3 como
VP 2 = VD1 + φT f (if 2 )
VP 3 = φT f (if 3 )
(14)
(15)
donde, f (if ) fue definido en la ecuación (6)
El criterio es fijar if 3 de manera que VD1 quede un
cierto ∆Vmargen por sobre la tensión de saturación de
M 1, VDSsat1 . Por lo tanto podemos escribir VD1 como
VD1 = VDSsat1 + ∆Vmargen
(16)
Para relacionar las ecuaciones (14) y (15) vamos
a utilizar el hecho de que VG2 = VG3 y por lo tanto
VP 2 = VP 3 (VT 02 = VT 03 ). Entonces, si igualamos las
ecuaciones (14) y (15) y sustituimos VD1 por la expresión dada en la ecuación (16), donde utilizamos la
definición de VDSsat dada en la ecuación (11), llegamos
a la siguiente ecuación de diseño:
p
p
p
1 + if 3 − 1 + if 2 − i + if 1 + . . .
!
p
1 + if 3 − 1
∆Vmargen
ln p
= ln(A) − 1 +
φT
i + if 2 − 1
(17)
donde if 1 es el nivel de inversión del transistor M 1.
Podemos definir entonces la siguiente metodologı́a
de diseño para el transistor M3. Primero definimos
∆Vmargen según las especificaciones del problema.
También suponemos que M 1 y M 2 están diseñados
atendiendo a otras consideraciones, como velocidad o
ganancia. Entonces, utilizando la ecuación (17), podemos obtener numéricamente el nivel de inversión del
transistor M3. Luego, dado el factor k definido según
el presupuesto de consumo, con la ecuación (13) podemos obtener (W/L)3 .
Es interesante resaltar que las dos ecuaciones utilizadas en la metodologı́a son independientes de los
parámetros de la tecnologı́a siempre que los transistores M 2 y M 3 tengan el mismo VT 0 . Esta suposición
que puede parecer segura, sin embargo, no lo es tanto
como se muestra a continuación.
Consideremos el espejo cascodo de la Figura 2, donde para simplificar tomamos M 1 y M 2 como transistores idénticos, por lo que if 2 = if 1 . A partir de la
ecuación (13) definimos el factor α como la relación
entre el nivel de inversión de M 2 y M 3
α=
(W/L)2
if3
=
if2
k(W/L)3
Figura 2: Espejo de corriente cascodo.
(W/L)2
Figura 3: Factor α = k(W/L)
en función de if 2 (= if 1 )
3
para varios valores de A.
(18)
Como vemos, α nos da también la relación entre el
(W/L) de los transistores M 2 y M 3 teniendo en cuenta
el factor de corriente k.
Aplicando la ecuación (17) podemos ver en la Figura 3 como varı́a el factor α con respecto al nivel de
inversión de los transistores M 1 y M 2 (if 2 ) para distintos valores de A.
Esta Figura da una idea gráfica de la ecuación (17)
y permite intuir que para muchos puntos de diseño nos
encontraremos con que (W/L)2 k(W/L)3 . Esto implica que, si mantenemos k ≥ 1 para acotar el aumento
de consumo, tendremos transistores de geometrı́as muy
disı́miles, y por lo tanto la suposición de un VT 0 idéntico
para ambos transistores pierde solidez, particularmente
en tecnologı́as de canal corto.
Para evitar este problema vamos a utilizar un transistor unitario (M uni) con el cual, mediante asociaciones paralelo y serie, armar los transistores M 2 y M 3.
Por simplicidad vamos a tomar M 1 y M 2 idénticos.
Ası́, como se ve en la Figura 4, M 1 y M 2 van a estar
formados por M transistores M uni en paralelo y M 3
por N transistores M uni en serie.
Habiendo salvado el efecto de la dependencia de VT 0
con la geometrı́a del transistor como recién se mostró,
en principio no hay problema en extender los resultados
a transistores de canal corto, siempre y cuando la caracterı́stica de salida del transistor llegue en algún punto
al valor de A que se este considerando. La influencia de
otras efectos de segundo orden se ven atenuados gracias a basarnos en el apareo de transistores unitarios
idénticos.
ID (µA)
MUNI (W/L)
M
N
VD1 (mV)
WI
0,05
1/5
3
25
262
L=5
MI
0,5
1/5
3
7
332
SI
5
1/5
3
3
541
L=0.35
WI
0,5
0,5/0,35
4
18
262
Tabla 1: Diseño de los circuitos de prueba
Figura 4: Asociación paralelo y serie de los transistores
M 1, M 2 y M 3
4.
CIRCUITOS DE PRUEBA
Para probar la teorı́a presentada en la sección anterior diseñamos cuatro circuitos de prueba en una tecnologı́a CMOS estándar de largo mı́nimo 0,35µm. Todos
tienen la misma topologı́a de la Figura 2. Los 3 primeros utilizan transistores de largo Luni = 5µm y están
polarizados en inversión débil (WI, if = 1), moderada
(MI, if = 10) y fuerte (SI, if = 100). El último utiliza
transistores de largo Luni = 0,35µm para probar que
al utilizar asociaciones paralelo y serie de un mismo
transistor, esta técnica de diseño es insensible a efectos
de canal corto. A modo de ejemplo este último circuito
esta polarizado en inversión débil (if = 1). La Tabla 1
muestra los tamaños de los transistores, las corrientes
y la tensión VD1 esperada.
El criterio utilizado para diseñar el transistor M 3 de
polarización para cada uno de los espejos de prueba fue
el de lograr un ∆Vmargen = 5φT para un VDSsat definido con A = 100. En todos los casos se consideró k = 1.
5.
RESULTADOS
En las Figuras 5, 6 y 7 vemos la caracterı́stica de
salida del espejo de corriente cascodos con L = 5µm
en inversión débil (WI), moderada (MI) y fuerte (SI).
A su vez, cada caso esta comparado con la caracterı́stica de salida de un espejo de corriente idéntico pero
Figura 5: Caracterı́stica de salida del Espejo de
Corriente Cascodo (CCM, Cascode Current Mirror) y
del Espejo de Corriente Simple (SCM, Simple Current
Mirror) cuando operan en WI (L = 5µm). En lı́nea
punteada, la tensión VD1 en función de VOU T .
Figura 6: Caracterı́stica de salida del Espejo de
Corriente Cascodo (CCM, Cascode Current Mirror) y
del Espejo de Corriente Simple (SCM, Simple Current
Mirror) cuando operan en MI (L = 5µm). En lı́nea
punteada, la tensión VD1 en función de VOU T .
sin los transistores cascodo (espejo simple). También
se presenta la evolución de la tensión VD1 con respecto
Figura 7: Caracterı́stica de salida del Espejo de
Corriente Cascodo (CCM, Cascode Current Mirror) y
del Espejo de Corriente Simple (SCM, Simple Current
Mirror) cuando operan en SI (L = 5µm). En lı́nea punteada, la tensión VD1 en función de VOU T .
Figura 9: Medidas de VD1 cuando VOU T = 2V para 10
chips, comparadas con el valor establecido en el algoritmo de diseño.
Figura 10: Histograma de los valores normalizados de
VD1 con respecto a la media de cada circuito.
Figura 8: Caracterı́stica de salida del Espejo de
Corriente Cascodo (CCM, Cascode Current Mirror) y
del Espejo de Corriente Simple (SCM, Simple Current
Mirror) cuando operan en SI (L = 0,35µm). En lı́nea
punteada, la tensión VD1 en función de VOU T .
a VOU T . Se puede ver claramente en todos los casos
la tensión de saturación equivalente del espejo cascodo
correspondiente a la tensión VOU T donde VD1 se torna
constante. Se puede ver también que la misma corresponde aproximadamente a 2VDSsat del espejo simple,
pues estamos considerando los transistores M 1 y M 2
iguales.
La Figura 8 muestra que efectivamente, la metodologı́a de diseño se mantiene para transistores donde los
efectos de canal corto no son despreciables.
Por último, las Figuras 9 y 10 muestran como se
comporta la tensión VD1 para distintas muestras del
mismo chip. Se midió la tensión VD1 cuando VOU T =
2V para 10 chips de una misma corrida. La Figura 9
muestra que en ningún caso la tensión cae por debajo
del valor establecido en el algoritmo de diseño. Para
determinar la variación relativa en cada caso, se normalizó la tensión VD1 con respecto a la media de cada
caso y se realizó un histograma de la tensión normalizada que se muestra en la Figura 10. En el mismo se ve
que el error más grande es menor a 8 % y la desviación
estándar es σ = 2,58 %. Se puede ver, entonces, que
todos los circuitos están dentro de un intervalo 3σ de
la media. Incluso, se puede apreciar en la Figura 9 que
la dispersión observada esta básicamente determinada
por la dispersión de los espejos que utilizan transistores de largo 0,35µm. De considerarse solo los espejos
con transistores de canal largo los resultados mejoran
sensiblemente. Como trabajo futuro se planean realizar
más medidas y un análisis del mismatch del circuito para comparar con los resultados experimentales.
6.
CONCLUSIONES
Se presentó un método para el dimensionado general en todas las zonas de inversión de la polarización de
etapas cascode, utilizando el circuito más simple posible: un transistor conectado como diodo.
La aplicación de un layout basado en la asociación
serie-paralelo de transistores unitarios permitió extender el método, deducido con un modelo de canal largo,
a transistores donde las variaciones de VT 0 con la geometrı́a son significativas (L = 0,35µm).
El método propuesto fue analizado y verificado experimentalmente. Los resultados obtenidos respaldan la
validez del método propuesto y muestran consistencia
en varias muestras de una misma corrida.
7.
AGRADECIMIENTOS
Los autores agradecen el apoyo brindado por el programa MEP Research de MOSIS para la fabricación de
los prototipos.
8.
REFERENCIAS
[1] V. Vincence, C. Galup-Montoro, and M. Schneider, “A
high-swing MOS cascode bias circuit for operation at
any current level,” in Proc. Int. Symp. on Circuits and
Systems (ISCAS), vol. V, May 2000, pp. 489–492.
[2] P. Heim and M. Jabri, “MOS cascode-mirror biasing circuit operating at any current lavel with minimal output
saturation voltage,” Electronics Letters, vol. 31, no. 9,
pp. 690–691, Apr. 1995.
[3] B. Minch, “A low-voltage MOS cascode bias circuit for
al current levels,” in Proc. Int. Symp. on Circuits and
Systems (ISCAS), vol. III, May 2002, pp. 619–622.
[4] C. Galup-Montoro, M. Schneider, and A. Cunha, “A
current-based MOSFET model for integrated circuit
design,” in Low-Voltage / Low-Power Integrated Circuits and Systems: Low-Voltage Mixed-Signal Circuits,
E. Sanchez-Sinencio and A. Andreou, Eds. IEEE Press,
ISBN 0-7803-3446-9, 1999, ch. 2, pp. 7–55.
[5] F. Silveira, “Analog design in SOI technology: Micropower and high temperature applications,” Master’s
thesis, Université Catholique de Louvain, Louvain-laNeuve, Belgique., 1995.