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UNIVERSIDAD AUTÓNOMA DE BAJA CALIFORNIA
DIRECCIÓN GENERAL DE ASUNTOS ACADÉMICOS
PROGRAMA DE ASIGNATURA POR COMPETENCIAS
I. DATOS DE IDENTIFICACIÓN
1. Unidad Académica: _____Facultad de Ingeniería______________________________________________________
2. Programa (s) de estudio: (Técnico, Licenciatura)
4. Nombre de la Asignatura:
6. HC: 4
Ingeniero en Computación
CIRCUITOS DIGITALES I
HL__2___ HT_____ HPC_____ HCL_____ HE
7. Ciclo Escolar:
2002-1
9. Carácter de la Asignatura:
3. Vigencia del plan:_95-1_
5. Clave: _922_
CR__10_
8. Etapa de formación a la que pertenece: _DISCIPLINARIA_____
Obligatoria __XXX______
10. Requisitos para cursar la asignatura:
Optativa ____________
Haber cursado Circuitos I
Formuló: L. E. Patricia Luz Aurora Rosas Méndez
Vo. Bo. _Ing. Miguel Angel Martínez Romero
Cargo: _Sub-director Académico_______Fecha:
7 de Agosto de 2002
II. PROPÓSITO GENERAL DEL CURSO
Que el alumno inicie su formación en el área digital, aprendiendo las características básicas de los sistemas digitales, así como sus
principales aplicaciones, usando como herramientas el álgebra Booleana y el uso de las redes secuenciales y combinacionales.
.
III. COMPETENCIA (S) DEL CURSO
Usará adecuadamente el álgebra y los métodos tabuladores de reducción para manipular y simplificar las expresiones booleanas en el
diseño de redes.
Usar Flip-Flops, compuertas y circuitos multiplexores y decodificadores para diseñar tanto circuitos secuenciales como combinacionales
usando los modelos de Mealy y Moore en los secuenciales y simplificando eficientemente en ambas redes.
IV. EVIDENCIA (S) DE DESEMPEÑO
Desarrollo de un proyecto de acuerdo a los conocimientos de los circuitos usando Flip-Flops, compuertas y circuitos multiplexores y
decodificadores
V. DESARROLLO POR UNIDADES
COMPETENCIA
Comprenderá la lógica binaria y conversiones, realizando ejercicios para su mejor asimilación.
CONTENIDO
1. Conversiones y Sistemas numéricos
1.1. Redes de conmutación y sistemas digitales
1.2. Conversiones y sistemas numéricos
1.3. Aritmética binaria
1.4. Código binario
DURACIÓN 4
HORAS
V. DESARROLLO POR UNIDADES
COMPETENCIA
Realizará operaciones algebraicas usando el álgebra booleana para lograr simplificaciones o transformaciones en las ecuaciones algebraicas.
CONTENIDO
2. Algebra Booleana
2.1. Operaciones básicas
2.2. Teoremas básicos
2.3. Leyes conmutativa, asociativa y distributiva
2.4. Teorema de simplificación
2.5. Factorización y expansión
DURACIÓN 4
HORAS
V. DESARROLLO POR UNIDADES
COMPETENCIA
Ejemplificara, funciones complementarías y duales usando las relaciones del Álgebra bolean así como simplificación algebraica usando el teorema
del consenso para lograr transformaciones en las expresiones algebraicas.
CONTENIDO
3. Análisis del Algebra Booleana
3.1. Inversión
3.2. Dualidad
3.3. Teorema del consenso
DURACIÓN
2 HORAS
V. DESARROLLO POR UNIDADES
COMPETENCIA
Logrará simplificaciones de expresiones de conmutadores usando operaciones de equivalencia y or exclusivos con lógica positiva y negativa. Para
lograr transformaciones y simplificaciones en expresiones algebraicas.
CONTENIDO
4. Simplificación Algebraica, OR exclusivo y equivalente
4.1. Simplificación algebraica de expresiones de conmutación
4.2. Operaciones de equivalencia y OR EXCLUSIVO
4.3. Lógica positiva y lógica negativa
DURACIÓN 2
HORAS
V. DESARROLLO POR UNIDADES
COMPETENCIA
Será capaz de plantear problemas algebraicos a partir de expresiones del lenguaje y manejar tanto Maxterm como minterm para diseñar redes
combinacionales.
CONTENIDO
5. Expansión de Minterm y Maxterm y problemas derivados del
lenguaje
5.1. Conversión de frases a ecuaciones booleanas
5.2. Diseño de redes combinacionales usando tablas de verdad
5.3. Expansiones MINTERM y MAXTERM
5.4. Expansiones generales MINTERM y MAXTERM
5.5. Funciones no especificadas por completo
DURACIÓN 4
HORAS
V. DESARROLLO POR UNIDADES
COMPETENCIA
Usar los mapas de Karnaugh y el método de Quince McCluskey para lograr simplificaciones de expresiones algebraicas de hasta una variable durante
el diseño de circuitos digitales..
CONTENIDO
6. Mapas de Karnaugh
6.1. Formas minimas de funciones de conmutación
6.2. Mapas de Karnaugh de dos y tres variables
6.3. Mapas de Karnaugh de cuatro, cinco y seis variables
6.4. Determinación de la expresión mínima usando los implicantes
primos esenciales
6.5. Otros usos y formas de los mapas de Karnaugh
6.6. Método de Quince McCluskey
DURACIÓN 10
HORAS
V. DESARROLLO POR UNIDADES
COMPETENCIA
Diseñara redes multinivel usando compuertas nand ó nor ó or exclusivo para dichas redes sólo tenga un tipo de compuertas
CONTENIDO
7. Redes de compuertas en multinivel, compuertas NAND y NOR
7.1. Otros tipos de compuertas lógicas.
7.2. Diseño de redes de compuertas de multinivel NAN y NOR
7.3. Diseño de redes de compuertas con OR EXCLUSIVO
DURACIÓN 4
HORAS
V. DESARROLLO POR UNIDADES
COMPETENCIA
Aplicar e implementar redes con salidas múltiples usando decodificares ó redes con una salida usando multiplexores para el diseño de circuitos
digitales.
CONTENIDO
8. Redes con salidas múltiples, multiplexores y decodificadores
8.1. Diseño de redes de dos niveles y salidas múltiples
8.2. Multiplexores
8.3. Decodificadores
DURACIÓN 7
HORAS
V. DESARROLLO POR UNIDADES
COMPETENCIA
Aprenderá a implementar redes de computadores de “fan in”limitado para el diseño de circuitos digitales.
CONTENIDO
9. Diseño de redes combinacionales
9.1. Diseño de compuertas limitadas en “fan in”
DURACIÓN
4 HORAS
V. DESARROLLO POR UNIDADES
COMPETENCIA
Explicará la lógica con la que funcionan los diferentes Flip-flop a través de la ecuación característica de c/u para diseñar circuitos digitales.
CONTENIDO
10. Multivibradores Biestables
10.1. Diagramas de tiempo y retraso de compuerta
10.2. Flip-Flop Set-Reset
10.3. Flip-Flop T (Trigger)
10.4. Flip-Flop J-K
10.5. Flip-Flop J-K con reloj
10.6. Flip-Flop D (Delay)
10.7. Flip-Flop con entrada prellevando a uno y a cero
10.8. Ecuaciones características
DURACIÓN 4
HORAS
V. DESARROLLO POR UNIDADES
COMPETENCIA
Usará la lógica de funciones de Flip-flop para diseñar contadores de diversas secuencias.
CONTENIDO
11. Contadores y redes secuenciales similares
11.1. Diseño de un contador binario
11.2. Contadores con diversas secuencias
11.3. Uso del FF S-R en el diseño de contadores
11.4. Uso del FF J-K en el diseño de contadores
11.5. Método para derivar ecuaciones de entrada del FF J-K
11.6. Uso del FF-D en el diseño de contadores
11.7. Registros de corrimiento
DURACIÓN
4 HORAS
V. DESARROLLO POR UNIDADES
COMPETENCIA
Diferenciará los modelos de Mealy y de Moore para usar las ventajas de c/u en el diseño de redes secuenciales.
CONTENIDO
12. Análisis de redes secuenciales con reloj
12.1. Análisis por medio de trazado de señales y diagramas de tiempo
12.2. Gráficas y tablas de estado
12.3. Modelo general para redes secuenciales
DURACIÓN 6
HORAS
V. DESARROLLO POR UNIDADES
COMPETENCIA
Diseñará un decodificador de detector de secuencia de 2 entradas y 2 salidas y secuencias de 5 dígitos usando Flip-Flop para practicar el desarrollo de
habilidades de diseño con los dos modelos.
CONTENIDO
13. Derivación de tablas de estado
13.1. Diseño de un detector de secuencia
13.2. Diseño de problemas más complejos
13.3. Guía para la construcción de gráficas de estado
DURACIÓN 3
HORAS
V. DESARROLLO POR UNIDADES
COMPETENCIA
Realizará asignaciones de estados y reducción de tablas de estado con redes de hasta 10 estados y siguiendo las reglas definidas para tal hecho para
reducir las tablas y las redes digitales.
CONTENIDO
14. Asignación de estados y reducción de tablas de estado
14.1. Eliminación de estados redundantes
14.2. Estados equivalentes
14.3. Determinación de estados equivalentes con el uso de tablas de
implicantes
14.4. Redes secuenciales equivalentes
14.5. Tablas de estado no especificadas por completo
14.6. Asignación de estados equivalentes
14.7. Guía para asignar estados
DURACIÓN 4
HORAS
V. DESARROLLO POR UNIDADES
COMPETENCIA
Describirá las características de las diferentes familias lógicas usando comparativas entre ellas para seleccionar la adecuada de acuerdo a las diversas
aplicaciones de redes.
CONTENIDO
15. Familias Lógicas
15.1. Escalas de integración
15.2. Lógica Transistor- Transistor (TTL)
15.3. Lógica de Semiconductor de Oxido de Metal y lógica
Semiconductor de Oxido de Metal Complementados (MOS y
CMOS)
15.4. Lógica de Resistencia –Transistor (RTL)
15.5. Lógica de Emisor Acoplado (ECL)
15.6. Lógica de Alta Inmunidad al Ruido (HTL)
15.7. Comparación de familias lógicas
DURACIÓN 2
HORAS
VI. ESTRUCTURA DE LAS PRACTICAS
No. de
Práctica
Competencia(s)
Descripción
Material de Apoyo
Duración
VII. METODOLOGÍA DE TRABAJO
Realizar evaluaciones periódicas, agrupando varias de las unidades que se encuentren directamente más relacionadas, además de efectuar
evaluaciones de carácter práctico que involucren la mayoría de los conocimientos que debe dominar en la materia.
3 Parciales
Ordinario
Tarea
60%
20%
20%
Aprobar laboratorio para aprobar la materia.
VIII. CRITERIOS DE EVALUACIÓN
Realizar evaluaciones periódicas, agrupando varias de las unidades que se encuentren directamente más relacionadas, además de efectuar
evaluaciones de carácter práctico que involucren la mayoría de los conocimientos que debe dominar en la materia.
IX. BIBLIOGRAFÍA
Básica
Roth, Charles H. Jr. ‘Fundaments of Logic Design’, West
Publishing Company.
Tocci, Ronald. ‘Sistemas Digitales Principios y Aplicaciones’,
Prentice Hall.
Morris, Mano. ‘Lógica Digital y Diseño de Computadores’,
Prentice Hall.
Mandado, Enrique. ‘Sistemas Electrónicos Digitales’,
Publicaciones Marcombo.
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