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Laboratorio de Electrónica Digital
Departamento de Tecnología Electrónica, Universidad de Vigo
LABORATORIO DE ELECTRÓNICA DIGITAL
Práctica 10
SIMULACIÓN Y VERIFICACIÓN DE UN SISTEMA SECUENCIAL.
1.- OBJETIVOS
-
Diseñar, montar y verificar un circuito secuencial sencillo.
2.-ENUNCIADO
(8 p.) A) Se desea realizar un circuito secuencial utilizando biestables J-K que verifique el siguiente diagrama de
estados:
Las ecuaciones del diseño son:
J0 = A
K0 = 1
J1 = A Q0
K1 = A Q0
Q1, Q0: Variables de estado (Q0 menor peso)
A: Señal de entrada
SÓLO se podrán utilizar los siguientes circuitos integrados:
1 x 74LS00 - 4 NANDs de 2 entradas
1 x 74LS76 – 2 biestables J-K
1 x 74LS165 – registro de desplazamiento con carga en paralelo
GENERACIÓN DE ESTÍMULOS:
Tanto en montaje como en simulación, se utilizará un registro de desplazamiento para generar la señal de
entrada A. El reloj de este registro debe ser el inverso del reloj del sistema.
INICIALIZACIÓN:
El circuito debe tener una señal de inicialización (Reset) que cuando está a nivel bajo inicializa el circuito al
estado E0. Esta señal también se utiliza para realizar la carga en paralelo del vector de pruebas en el registro
de desplazamiento.
(3 p.) SIMULACIÓN:
• Introducir el esquema de la solución propuesta teniendo en cuenta que:
- Las salidas de los biestables deben conectarse a un bus que se llamará Q.
• Simular el circuito utilizando una señal de reloj a 500 KHz y los retardos típicos.
• Demostrar el correcto funcionamiento del circuito según el grafo de estados suministrado.
(5 p.) MONTAJE:
• Montar el circuito correspondiente al esquema generado.
• Utilizar como señal de reloj la salida TTL del generador de funciones.
• Demostrar el correcto funcionamiento del circuito utilizando el analizador lógico como analizador de
estados.
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(2 p.) B) Generar una salida Z que valga 0 cuando el sistema está en el estado E0 y que tenga un valor igual al de la
señal de entrada A cuando el sistema está en el resto de estados (E1, E2 y E3). Para generar esta salida se
debe utilizar un circuito 74LS157 (cuádruple multiplexor de dos canales).
(1 p.) SIMULACIÓN:
• Introducir en el esquema del apartado A la generación de la señal de salida Z.
• Simular el circuito utilizando una señal de reloj a 500 KHz y los retardos típicos.
• Demostrar el correcto funcionamiento del circuito y la correcta generación de la señal de salida.
(1 p.) MONTAJE:
• Añadir al montaje del apartado A la parte correspondiente a la generación de la señal de salida Z.
• Utilizar como señal de reloj la salida TTL del generador de funciones.
• Demostrar el correcto funcionamiento del circuito utilizando el analizador lógico como analizador de
estados.
RESULTADOS
•
•
•
Hoja(s) impresa(s) del esquema.
Hoja(s) impresa(s) con los resultados de la simulación.
Hoja(s) impresa(s) de las señales adquiridas con el analizador lógico.
VISUALIZAR TANTO EN MONTAJE COMO EN SIMULACIÓN EL CONJUNTO DE SEÑALES
MÁS IDÓNEO Y DE LA FORMA MÁS APROPIADA PARA COMPROBAR EL CORRECTO
FUNCIONAMIENTO DEL SISTEMA.
3.- UBICACIÓN DE LOS CIRCUITOS INTEGRADOS EN LA PLACA
74LS165
74LS00
74LS157
74LS76
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