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DEPARTAMENTO DE TECNOLOGÍA ELECTRÓNICA
UNIVERSIDAD DE VIGO
APELLIDOS:
LABORATORIO DE ELECTRÓNICA DIGITAL
EXAMEN – DICIEMBRE 2008
NOMBRE:
DNI:
DÍA:
HORA:
PUESTO:
CLAVE: M083001
Duración del examen: 1:30 h
ENUNCIADO
A) Se desea realizar un sistema secuencial síncrono utilizando un contador que verifique el siguiente grafo de
estados: (8 puntos)
Las ecuaciones para el diseño del sistema son:
0
1
LOAD = Q 2 + Q0
A
D0 = A
D1 = Q1
A
7
2
D 2 = A ⋅ Q1
Q2, Q1, Q0: Bits que codifican el estado (Q0 menor peso)
D2, D1, D0: Entradas en paralelo del contador (D0 menor
6
3
peso)
A: Señal de entrada
A
A
5
4
En este apartado SÓLO se podrán utilizar los siguientes circuitos integrados:
1 x 74LS161. Contador síncrono de 4 bits
1 x 74LS00. 4 NAND de 2 entradas
1 x 74LS04. 6 inversores
1 x 74LS165. Registro de desplazamiento con carga en paralelo
GENERACIÓN DE ESTÍMULOS
Tanto en montaje como en simulación se utilizará un registro de desplazamiento para generar la señal de entrada
A. El reloj de este registro debe ser el mismo que el reloj del sistema secuencial.
INICIALIZACIÓN
El circuito debe tener una señal de inicialización (Reset) que cuando está a nivel bajo inicializa el sistema al
estado 0. Esta señal también se utilizará para realizar la carga en paralelo del vector de pruebas (señal de entrada
A) en el registro de desplazamiento.
SIMULACIÓN (3 puntos)
• Introducir el esquema de la solución propuesta teniendo en cuenta que:
- Las salidas del contador Q0, Q1 y Q2 deben conectarse a un bus que se llamará Q.
• Simular el circuito utilizando una señal de reloj a 100 kHz y los retardos típicos.
• Demostrar el correcto funcionamiento del circuito según el grafo de estados suministrado. Todas las señales
de entrada y de salida necesarias para verificar el circuito deberán aparecer con su nombre en el PROBE.
DEPARTAMENTO DE TECNOLOGÍA ELECTRÓNICA
UNIVERSIDAD DE VIGO
LABORATORIO DE ELECTRÓNICA DIGITAL
EXAMEN – DICIEMBRE 2008
MONTAJE (5 puntos)
• Montar el circuito correspondiente al esquema generado.
• Utilizar una señal de reloj de 100 kHz de la salida TTL del generador de funciones.
• Demostrar el correcto funcionamiento del circuito mostrando el estado del sistema y las señales necesarias
utilizando el analizador lógico como analizador de estados (reloj externo).
• Visualizar la inicialización del sistema configurando el analizador lógico para que utilice como condición de
disparo que la señal de reset pase de nivel bajo a nivel alto.
B) Generar una nueva entrada B. (2 puntos)
Cuando el sistema está en un estado par (0, 2, 4 y 6) y la entrada B está a nivel alto (valor ‘1’), el sistema no
evoluciona y se queda en el estado actual. Es decir, un nivel alto de la señal B inhibe la evolución del sistema
pero sólo en los estados pares.
Para generar esta entrada se debe utilizar otro registro de desplazamiento 74LS165.
SIMULACIÓN (1 punto):
• Introducir en el esquema del apartado A) el registro de desplazamiento que genera la señal B, eligiendo el
adecuado vector de pruebas para esta señal.
• Simular el circuito utilizando una señal de reloj a 100 kHz y los retardos típicos.
• Demostrar el correcto funcionamiento del circuito según este nuevo requisito.
MONTAJE (1 punto):
• Añadir al montaje del apartado A) la parte correspondiente a la generación de la señal de entrada B.
• Utilizar una señal de reloj de 100 kHz de la salida TTL del generador de funciones.
• Demostrar el correcto funcionamiento del circuito (mostrando el estado del sistema y las señales necesarias)
utilizando el analizador lógico como analizador de estados (reloj externo).
RESULTADOS QUE SE DEBEN ENTREGAR JUNTO CON ESTA HOJA DE ENUNCIADO
• Hoja(s) impresa(s) del esquema.
• Hoja(s) impresa(s) con los resultados de la simulación.
• Hoja(s) impresa(s) con los resultados del analizador lógico.
EN LAS GRÁFICAS DE SIMULACIÓN Y DEL ANALIZADOR SE DEBE MOSTRAR EL
CONJUNTO DE SEÑALES MÁS IDÓNEO Y DE LA FORMA MÁS APROPIADA PARA
COMPROBAR EL CORRECTO FUNCIONAMIENTO DEL SISTEMA.